用VHDL语言实现两个8位std_logic_vector变量相加，然后将和逻辑左移4位，最后由a输出。

皮皮瓜狗儿

已于 2022-11-01 14:32:37 修改

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分类专栏： vhdl 文章标签：算法

于 2022-11-01 14:29:54 首次发布

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LIBRARY IEEE; --4.2
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC.UNSIGNED.ALL;
ENTITY T5 IS
	PORT(c,b : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
		a: OUT STD_LOGIC_VECTOR(8 DOWNTO 0));
END ENTITY T5;
ARCHITECTURE hbv OF T5 IS
 SIGNAL DATA: STD_LOGIC_VECTOR(8 DOWNTO 0);
BEGIN
 PROCESS(c,b) --不考虑进位借位
BEGIN
 DATA <= ('0' & c) + ('0' & b);
 a <= TO_STDLOGIVECTOR(TO_BITVECTOR(DATA) ROL 4); 
 --把std_logic_vector 转换成bit_vector
 END PROCESS;
END ARCHITECTURE hbv;