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RSS订阅原创 FPGA设计之常用Verilog语法
常用Verilog语法包括模块的结构、数据类型及其常量及变量、运算符及表达式。 1、Verilog的基本设计单元是模块（block）。一个模块是有两部分组成的 ，一部分描述接口，另一部分描述逻辑功能，及定义输入时如何影响输出的。下图为模块结构的组成。（1）Verilog结构位于在module和endmodule声明语句之间，每个Verilog程序包括四个
2017-09-26 19:05:08
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原创 android TCP客户端通过socket与服务器通信
需要注意的是android4.0版本以上者，其socket通信都不能直接放在活动的主线程中，需要另起一个线程进行数据通信；另外，需要获得网络权限<uses-permission android:name="android.permission.INTERNET" />；还有就是要细心加耐心吧！
2017-03-09 22:07:03
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空空如也
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