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RSS订阅原创 一些问题、概念的理解
文章目录PR阶段，FloorPlan需要进行：定面积，打pin，摆memory，加ENDCAP和WELLTAP等，这些步骤大致有哪些注意点？STA后有setup违例和hold违例，修两者的先后是否有顺序，方式有哪些？原因为什么？通过在数据路径插buffer来增加驱动，缩短数据路径，buffer的位置有什么要求，原因是什么？请描述route congestion的不同形态，并描述各种形态形成的原因及相应解决方法。请阐述天线效应形成机理，并描述修复天线效应违例的几种方法及各种方法的修复原理。STA signof
2022-02-21 10:08:42
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转载 ic设计——CDC的基本概念
随着技术的发展，数字电路的集成度越来越高，设计也越来越复杂。很少有系统会只工作在同一个时钟频率。一个系统中往往会存在多个时钟，这些时钟之间有可能是同步的，也有可能是异步的。如果一个系统中，异步时钟之间存在信号通道，则就会存在CDC（clock domain crossing）问题。在下面的文章里，我们将会讨论CDC的一些技术细节。一， CDC的基本概念我们首先来看CDC的一些基本的概念：时钟域（Clock domain）如果某一设计只有一个或者几个有固定相位关系的时钟驱动，我们称这个设计属于一个
2022-02-21 10:01:40
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转载 EETOP版主后端面试问题 每日一题
转载地址：版主个人空间转载的csdn地址：csdn地址后端面试–每日一题（084）Design 4-bit asynchronous counter? how to set timing constraint for it?画一个4位异步计数器，如何加时序约束？难度：2在每个DFF的Q端做create_generated_clock1.If the gated clock and it is the clock source for another circuits. Used the clo
2021-01-25 20:15:17
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转载 半导体工艺流程
本文首发：公众号 “半导体产业园”转载链接：https://www.sohu.com/a/257666855_100269991?spm=smpc.content.share.1.16073320927520q75qyB#comment_area首先要知道foundry从供应商（硅片供应商）那里拿到的晶圆（也叫wafer，我们后面简称wafer）是一片一片的，半径为100mm（8寸厂）或者是150mm（12寸厂）的晶圆。如下图，其实就是类似于一个大饼，我们把它称作衬底。但是呢，我们这么看不太方便，我们
2020-12-07 17:35:26
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原创 数字后端基本概念
转载：Tao_ZT链接：https://blog.csdn.net/Tao_ZT/article/details/102456649数字后端基本概念macroBox坐标方向standard cellEndCapWelltapblack boxrowtrackFillerDecapGridLitho GridFinFET GridBlockagePlacement Blockage图形界面Routing BlockagePinBlockagekeep out marginsize blockagemode
2020-11-20 10:59:36
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转载 异步信号和同步信号
区别同步信号与异步信号，要弄清楚信号变为有效状态时，它是否受CLK的限制.“异步”输入信号和时钟信号无关，输入信号变为有效状态时，器件的状态就会立即改变；而“同步”输入信号和时钟信号有关，实际上输入信号和时钟信号进行了与运算或与非运算，输入信号和时钟信号的运算结果为有效状态时，器件的状态才会改变。同步输入信号可以过滤掉不正确状态跳变对逻辑的影响，但是需要保证有效输入信号在时钟信号跳变前完成跳变，否则输入信号就是无效的。异步信号则和同步信号的效果正好相反。使用时请根据实际情况考虑。异步清零：只要Rese
2020-11-20 10:55:06
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转载 Uniquify
uniquify释义uniquify顾名思义，是为了保证mudule定义的唯一性，首先我们一起来回顾一下，DC针对的八个对象的定义。DC将设计对象分为8类。1、design:具有某种或多种逻辑功能的电路描述。即module定义。2、cell:设计（design）的instance。3、reference：cell或instance在库中定义的名字。design的instance，也看作是reference。4、port:block级design的输入、输出。5、pin:block级
2020-11-20 10:44:49
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转载 CRPR/CPPR
转载：CPPRCRPR clock reconvergence pessimism removalCPPR clock path pessimism removal剔除公共clock path上的悲观度看图说话，上图是最常见最基本的一条timing path: 有launch clock path, data path 跟 capture clock path; 大多数电路中的大多数timing path 的launch clock 跟 capture clock 都从同一个时钟源头来，经过一
2020-10-09 09:31:29
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转载 后仿真如何反标SDF文件
从概念上来说，数字验证包含两方面的内容，一个是验证功能，另一个是验证时序。对应的仿真模型（不论是model，standard cell等）也不外乎这两个部分，功能部分由逻辑，udp元件或gate构成，时序部分则包括了时序反标和时序检查两小块。平时我们所说的功能验证，也就是前仿真，实现了对功能进行验证的目的，时序被默认为理想情况，不包含延迟信息。门级仿真，也称为后仿真，除了功能验证外，最主要就是用来检查时序是否满足，有没有时序违例的情形。门级仿真根据网表不同，又可以分为综合后仿真，以及pnr后仿真。前者是
2020-09-07 14:45:08
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转载 Critical Path--关键路径
什么是Critical Path？ 一般是指我们设计中时序最关键的路径，通常也就是timing最差或者最难修的路径。实际工作中，leader或者同事也经常问你Critical Path在哪里。 这时，我们要学会从时序报告中去找到timing最差的path并去分析它。那如何分析呢？下面提供几点建议首先，我们可以看下这条path的走向是否合理，也叫作detour，通俗的解释就是有没有绕远路。Innovus可以采用Global timing debug工具显示path path的路径report_timi
2020-09-04 11:18:33
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转载 DFT之Bist
DFT，即可测试性设计（Design for Testability, DFT）是一种集成电路设计技术，它将一些特殊结构在设计阶段植入电路，以便设计完成后进行测试。电路测试有时并不容易，这是因为电路的许多内部节点信号在外部难以控制和观测。通过添加可测试性设计结构，例如扫描链等，内部信号可以暴露给电路外部。ATE：ATE是Automatic Test Equipment的缩写，根据客户的测试要求、图纸及参考方案，采用MCU、PLC、PC基于VB、VC开发平台，利用TestStand&LabVIEW和
2020-08-24 15:41:57
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转载 Routing Congestion
转载出处：https://www.cnblogs.com/lelin/p/12613030.html文章目录Routing congestionChannel Congestion：PG(Power Ground)Congestion：High Cell Density Congestion：High Pin Density Congestion：Logic Congestion：Routing congestionChannel Congestion：此种现象比较常见，也比较简单，多发生于hard
2020-08-17 17:07:44
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空空如也
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