XTDqq0613的博客

原创 Verliog基础

时钟信号也就是方波信号,高电平为1,低电平为0.在低电平与高电平变换的过程就相应的为上升沿和下降沿.如果对wire型赋值使用assign即可.(assign C = A.)如果对reg型赋值则需要使用<=来进行赋值，并搭配clk信号。最开始能使用到的语言差不多这么多,后续在学习的时候进行补充.有两种，一种是wire(线),另一种是reg(寄存器).这是一个简单的与非门,输入为A、B，输出为C。输入使用input,输出则用output.