数字电路中的组合逻辑应用

 

     上一节课程对Quartus工具的基本使用做了简单的概述，本节对工具使用再次强化，同时对Verilog基础语法做简单的介绍；

在数字电路中，常用逻辑组合有两种：时序逻辑、组合逻辑；两者都属于逻辑，只不过时许逻辑比组合逻辑多了点内容；打个比方，如果把组合逻辑比作一个二位坐标系的话，那时序逻辑就好比在二位坐标系内加了另一个坐标，而这个坐标就是时间轴；今天介绍以组合逻辑在FPGA的实现为例，具体简介Verilog语法在Quartus工具中的编写格式，并对代码进行功能验证。

本节课对Verilog语法中的逻辑运算符进行介绍，描述下图所示的组合逻辑结构；数字电路中的逻辑运算符与C语言中的逻辑运算符相同，明细表述如下：

逻辑与：&&

逻辑或：||

逻辑非：！

举个例子，Verilog中两个信号做与运算可记为：Signal_A && Signal_B ;

两个信号做非运算可记为：！Signal_A；

了解了Verilog语言逻辑表达，下面描述下图所示的组合逻辑结构；观察该电路可发现，该电路有与、与非、或非组成，逻辑表达式可以描述为：F =

 

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依据逻辑表达式对电路进行翻译，得到对应的程序语言，信号a,b,c,d为输入信号用关键词input定义信号方向,f为输出信号用output定义信号方向，assign用于组合逻辑表达式表述，明细代码如下

 

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对代码编译检查，验证逻辑表达是否正确。

代码逻辑表达的验证在Quartus工具中有两种方式，第一种采用软件内部的Wavefrom工具构建测试脚本对设计的逻辑代码进行验证，也可以编写Testbench测试脚本测试逻辑功能，两者在性质上没有多大区别，只是在操作上有所不同，先介绍一下Wavefrom,Wavefrom是Quartus工具中自带的仿真脚本编辑工具，适用于代码量较小的程序片段仿真测试，在测试脚本的编写有可视化界面操作创建，对于新手较为容易上手，操作流程为新建一个Waveform波形文件并添加至工程，在信号列表里面添加要仿真的信号，编辑信号的逻辑输出，在不同测测试时间给以不同的测试电平，运行脚本验证输出结果。

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Testbench测试脚本测试逻辑功能需要用户编写测试脚本，用Verilog语言描述测试信号激励，调用专用仿真工具Modelsim进行逻辑验证，下面给出测试的部分代码，后期对Testbench做专门的介绍，这里给出部分代码片段参考。

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下图为用测试脚本通过Modelsim测试过程中的仿真波形。

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本节课对组合逻辑做了简单的介绍，并提出了简单代码片段在Quartus工具中的逻辑功能验证，下节课将对Verilog常见语法词汇做进一步的介绍，欢迎各位 前来订阅！

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