FPGA学习笔记——wire和reg数据以及组合逻辑和时序逻辑

Testbench 编写

wire和reg使用方法

wire语句表示以assign关键字指定的组合逻辑信号,模块的输入输出都默认为wire型,相当于物理接线
reg语句表示寄存器类型。用于always模块内被赋值的信号,必须定义为reg类型,代表触发器,常用于时序逻辑
信号分为端口信号(出现在端口列表)和内部信号,端口信号默认为wire类型。

wire表示直通,即输入有变化,输出马上无条件地反映(如与、非门的简单连接)。
reg表示一定要有触发,输出才会反映输入的状态。
(https://www.cnblogs.com/tureno/articles/2218669.html)
两者的区别是:寄存器型数据保持最后一次的赋值,而线型数据需要持续的驱动。wire使用在连续赋值语句中,而reg使用在过程赋值语句(initial ,always)中。

输入端口可以由wire/reg驱动,但输入端口只能是wire;输出端口可以是wire/reg类型,输出端口只能驱动wire;若输出端口在过程块中赋值则为reg型,若在过程块外赋值则为net型(wire/tri)。用关键词inout声明一个双向端口, inout端口不能声明为reg类型,只能是wire类型。
wire和reg型数据的本质区别体现在他们的可

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