硬件设计规范——（一）知识点（2）

硬件设计规范——（一）知识点（2）

1、ADC采样过程：采样、保持、量化、编码、输出

2、ADC的 信噪比（SNR）指标影响因素：量化噪声、热噪声、采样时钟的Jitter(时钟抖动)；

3、DAC关键参数：分辨率、转换精度、转换速度、转换速率
【注】：这里的"精度"、“分辨率”是不同的概念，分辨率是指器件可以达到的极致信号识别能力，然而“精度”是指在原有分辨率之下，加入各噪声干扰后，器件可以达到的额分辨能力。

4、通常芯片上电时序：电源稳定 -> 时钟稳定 -> 复位解除 -> 模式配置 -> 数据传输

5、除主芯片外，芯片上下拉成复位态，保证上电和时钟稳定前芯片处于复位态（可靠复位）

6、通常上拉电阻取值4.7K，下拉电阻取值为1K欧

7、通常芯片的复位、中断、片选等信号，需要上下拉为无效态，避免误动作。

8、通常芯片的数据线不用加上下拉电阻； 如果过冲太大，可以加 串阻 限幅

9、芯片GPIO内部的上下拉电阻通常在30-80K，具体需要查看对应芯片手册

10、三态总线 需要电阻上下拉，避免缓慢泄放。

11、UART 串口TX 、RX源端处要串 100 - 1K电阻，以减少对其他音频信号的干扰； RX信号要上拉或对端默认驱动成高电平进入IDLE态，防止误判成有数据。

12、IIC 接口是OD输出，上拉电阻一般取值1-2.2K，以满足协议规定的信号上升时间 < 1us 要求。

13、IIC接口虽然有SCL时钟信号，但是它是电平采样而非沿采样，可以不加串联匹配电阻。

14、JTAG 信号上下拉处理： TCK 、/TRST下拉1K，TMS、TDI上拉4.7K，TDO可以不做处理，（OD的需上拉4.7K）

15、74AC16244 具有三态输出的 16 位缓冲器和线路驱动器
带总线保持功能的16244/16245上拉电阻要选小，以满足翻转电流0.5ma要求，3.3V/0.5mA = 6.6K，常选用 1K。

16、LVDS = Low-Voltage Differential Signaling 低电压差分信号，属于平衡传输信号。液晶显示器，尤其是大屏幕液晶显示器，最常用接口就是LVDS接口
LVDS：内部恒流源 3.5 ~ 4 mA，终端100欧匹配转换为±350mV 差分电平，600Mhz以上，差分等长控制在10mil 内，100欧电阻离 接收端不能超过 500 mil ， 最好 300 mil以内。

17、主从串口设计中，从结点上拉电阻需要串联防倒灌二极管，防止从结点异常而 挂死 串口，如RS485正端的上拉。

18、RS485多设备系统，要求所有设备默认为接收态，避免两个以上RS485设备为发送态时总线冲突。

19、RS485标准：
①平衡差分接口；
②支持多点对多点间的相互通信；
③忍受-7V ~ 12V的共模干扰
④可驱动32个负载
⑤传输距离不超过50英寸时， 最高速率可达100Mbps
⑥ 传输速率为100kpbs 时，最大的传输距离可达4000英寸。
⑦支持全双工 和 半双工
⑧支持双绞线 传输数据，具有较强的抗干扰能力。

20、时钟源可靠性选择：
①二次封装晶振 > 一次封装晶振；
②时钟芯片 > 晶振；
③低频晶振 > 高频晶振

21、高质量时钟源PCB 布线需注意地回流路径，为得到良好的相噪声指标：
①选择好的振荡器
②设置单独模拟电源，分割数字和模拟地，且单点接地。
③跨模拟地和数字地分割的时钟信号，要加一个 “桥” 将模拟地和数字地连接起来，减小时钟回流路径和时钟信号线形成的环路面积

22、收发时钟同步方式：
① 系统时钟同步：收发器由同一时钟源驱动 （100MHz以下），低速；
② 源同步时钟：接收器时钟 由 发送器随路（几百MHz）中速；
③链路时钟：接收器从数据链路中恢复时钟（几G）高速；

23、①晶振匹配电容 = （晶振负载电容 - 3pf杂散电容） * 2； 即两匹配电容串联 + 杂散电容 =负载电容； 如10pf晶振 用两个15pf匹配电容
②晶振起振，需要晶振电路的 负性阻抗 > 5倍晶振阻抗，负阻与芯片参数最相关，同时减小匹配电容，有利于加大负阻。

24、时钟布局要求：
①晶振布局 要远离热源；
② 晶振放在单板中间和GNG附件；
③晶振外壳要接地

25、时钟走线要求：
① 走线要求直 、 短 、 少过孔。一个过孔相当于 1- 3nH电感；
②最好在元器件的管脚上过孔换层；
③时钟走线必须匹配，以减少振铃和避免产生 RF 辐射；
④电阻串联匹配时，需要注意与源端器件在同一面，电阻后面再放过孔换层
⑤时钟参考平面用地平面，不用电源平面
⑥时钟信号优先布线，优先选择内层布线，表层上最好不要走时钟线。
⑦避免换层后的参考平面不连续，例如层2是地平面，走线只在1/3层，如果层6是地平面，则从层1 换到层5时，要在过孔附近加一个地线过孔。
⑧减少串扰，过孔、走线要与其他布线间距满足3W原则或加屏蔽地线，同时，缩短平行走线。
⑨卧装晶体，晶振下铺铜接地，旁路走线尽量远离晶振，晶振下不走信号线。

26、时钟局部地平面处理：
①把振荡器、晶体、时钟和所有的支持电路，放在一个局部地平面上。不要有阻焊，而是接那个金属外壳接到这里。
②局部地平面最好有几个过孔与GND连接；
③防止干扰，时钟电路下面的顶层是禁止布线区，不能在时钟输出附近走线。
④可以在时钟电路周围加过地孔
【注】：RF辐射：增加局部地平面，可增加振荡器产生的RF电流的通路，减少 RF 辐射。