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RSS订阅原创 Simulink与modelsim调试说明文档 联合仿真buck闭环设计 主电路用simulink搭建，控制电路完全有verilog语言实现
1.对于Ports栏,我们选择Auto Fill完成此模块引脚的设置,但是要说明在使用Auto Fill功能之前必须在modelsim中编译过我们所需的FPGA工程文件,否则无法进行自动化引脚分配.当导入所有引脚后,我们还需进行细微的调整,比如Clk时钟信号可以不设置为引脚引出,后续我们在说明为什么.在进行微调后,需要设置Output信号的采样时间Sample Time,其中此数值的设置一般与Power Gui中Discrete 仿真的Sample Time一致.查看modelsim的工作目录。
2023-10-18 22:53:27
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原创 Simulink与ModelSim联合仿真Buck闭环设计
例如，对于Verilog中的一位数据，如复位信号和时钟信号，Simulink在将这些信号输入到HDL Cosimulation时，信号类型必须改为Boolean类型的。通过这种方法，可以缩短数字电源的开发周期，提高系统的稳定性。Simulink与ModelSim的版本兼容性：联合仿真需要Simulink与ModelSim的特定版本。适用于验证基于fpga的电力电子变换器控制，由于控制回路完全由verilog语言编写，因此仿真验证通过，可直接下载进fpga板子，极大缩短了开发数字电源的研发周期。
2023-10-18 22:43:52
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空空如也
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