养鸟的人-CSDN博客

原创 VerilogHDL正弦信号发生器

Verilog HDL正弦信号发生器思路????1、计数器（寻址）2、正弦波数据存储ROM 3 、8位AD????ROM只读要新建ROM初始化文件（HEX文件&MIF文件）????用数据生成器，设置相关参数。（位宽8、10、12为多）????记事本录入数据步骤1、新建文件夹sint&建立一个新的工程2、使用数据生成器生成数据，将生成的数据保存到sint文件夹中，用txt文件。3打开新建好的quartus file open 刚刚存好数据的txt文件将其

2021-11-14 19:54:36 4256 1

原创 8位计数器

为了星期一高效率完成老师的任务，我决定继续熟悉软件的使用，继续做笔记，继续看回放。要知道，明天的我是要体测的人呢！冲！！！！！！这次8位计数器1建立一个名字叫counter8的文件夹，真的是大气的名字呀，不错，好！2建立工程，&来个原理图文件（bdf）3原理图简便设置器件原理图转.v 文件4引脚绑定根据原理图绑定全编译即可5下载程序也可在工具栏中找到start下载即可结束FPGA无时钟源只有自己接有个振荡器需要接到23引脚产生时钟所以在接引脚这里

2021-10-23 23:42:45 1672

原创 Verilog HDL四位加法器

##Verilog HDL 四位加法器开了新课EDA，老师有点严格，不过讲的很好，当作笔记了跟着钉钉回放做笔记，以备期末考试，希望可以过过过。原理图式四位加法器步骤1、建一个文件夹adder42、打开软件，新建工程这里的名字顶层名字默认位定成的名字之后可改选择型号建立好工程3让我们先建立一个半加器新建文件选中原理图的（bdf后缀）有了原理图就要调用器件了，我们需要半加器需要异或&与门在原理图空白处双击左键既可以打开符号库（包

2021-10-23 22:40:54 6716

原创 MSP430F149 IO端口

MSP430F149有六组P1 P2 P3 P4 P5 P6 独立IO端口，其中P1 P2 有中断能力和其他片内外设功能。有7个寄存器，P3~P6有4个寄存器。PxDIR 输入、输出方向寄存器0 1 输入输出模式PxIN 输入寄存器0 1 输入低高电平PxOUT0 1 输出低高电平PxSEL 引脚功能选择寄存器0 1 普通其他功能...

2021-07-21 14:30:00 493 1

原创 MSP430 时钟系统

MSP430 时钟系统3个振荡器 3个时钟信号时钟源1低频时钟源：外接32768Hz晶振工作在低频模式 ACLK辅助时钟2 高频时钟源：外接8MHz晶振 MCLK 主系统时钟3 数字控制RC振荡器产生内部时钟 SMCLK 子系统时钟时钟系统配置寄存器DCO控制寄存器 DCOCTL1、DCOx 频率选择 8种频率2、MODx DAC调制器设定微调DCO 的输出频率基本时钟系统控制寄存器 BCSCTL1 BCSCTL2BCSCTL11、XT2OFF ：XT2高速晶振开关

2021-07-21 11:29:23 579

原创 MSP430 BSL 下载

MSP430 BSL 下载1用IAR 软件把需要下载的程序生成 ‘TXT’ 文件即可在Debug文件中的Exe生成txt 文件2使用MspFet软件进行程序下载打开，配置端口打开生成的 txt 文件选单片机型号 AUTO 下载即可下载完成。注意关于接线可用板子上直接集成的CH340也可用USB转TTL 下载程序将CH340的RST和DTR引出TXD接P11，RXD接P22 RTS接 RST DTR接 TCK...

2021-07-20 20:51:28 1228

原创正点原子ST-LINK无法下载程序

1首先打开程序，查看是否为配置问题选择适合自己单片机的型号2打勾3根据单片机选择是MD或者HD4选择下载方式点开查看是否检测到然后查看对勾and设备大小是否与自己开发板正确...

2021-06-26 20:15:50 908 3

ZXY1207zxy的博客