Virtuoso原理图生成版图时报错LX-2063，解决办法

最新推荐文章于 2024-10-15 18:55:19 发布

ZiroWang

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文章标签： linux 集成测试

本文链接：https://blog.csdn.net/ZiroWang/article/details/142481204

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问题：LAYOUT时报错LX-2063

(LX-2063) The technology library ‘cdsDefTechLib’ contains no constraint groups that have a ‘validLayers’ or ‘validVias’ constraint defined. Thus the XL connectivity extractor is disabled. To enable it, add a ‘validLayers’ constraint to the appropriate constraint group, and ensure that this constraint group is specified by the ‘setupConstraintGroup’ environment variable.

我在网上搜索，有网友分享是应为设计库和工艺库的attach不对，大家可以先自查一下是否配置正确，路径如下：

Tools->Technology File Manager
Manager->Attach,选择正确的technology library

这个方法是对的，我要分享的是，能够attach的库一定是我们已经在Library path里添加了路径的工艺库，如果这里没有，就无法attach，参考下面两张图片。

自查方法在这里：我推荐大家打开cds.lib文件，在里面检查自己新建的设计库，看库名后面的路径是否正确，如果有异常的路径，就可以看出来是哪里出了问题。这种情况一般适用于复制别人的电路图，但是别人attach和工艺库和我们使用的不一样。只要在CIW窗口：Tools→Library path Editor ...中添加正确的工艺库。

再重新生成版图，就不会报LX-2063的error