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RSS订阅原创 基于verilog的伪随机码
今天上移动通信的课，老师讲到了扩频原理中的伪随机码，在此就想到了fpga中肯定也要用到随机码，所以就编了代码。 原理图如下： 代码如下 `timescale 1ns/1ps module suiji ( clk, dout ); input clk
2012-10-23 14:35:35
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原创 verilog中阻塞的理解与例子
下面给出一个基于阻塞赋值和非阻塞赋值的多级触发器级联实例，要求将输 入数据延迟 3 个时钟周期再输出，并给出对应的 RTL 级结构图和仿真结果。 （1）基于 D触发器的阻塞赋值语句代码如下： module pipeb1 (q3, d, clk); output [7:0] q3; input [7:0] d;
2012-10-05 16:21:48
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基于fpga的抢答器（verilog）
1， 用了3个输入代表抢答按钮，如果想设置更过直接更改；
2， 初始时倒计时为10s；
3， 如果倒计时为10s没人抢答，按下复位键，重新开始抢答；
4， 在倒计时10s内有人抢答，则倒计时停止减一；
5， 序号显示的是第一个抢答的人对应的序号，其他人抢答无效；
6， 按下复位键，重新开始抢答。
2012-08-24
空空如也
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