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Verilog
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这个作者很懒,什么都没留下…
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Verilog数字系统设计(夏宇闻)学习笔记(三)
赋值语句和块语句 1 赋值语句 1.1 非阻塞赋值(如b<=a) 块语句中,语句所赋的变量值不能立即就为下面的语句所用。 块结束后,才完成赋值操作。 在时序逻辑模块中,最常用这种方法。 2.2 阻塞赋值(如b=a) 赋值语句执行完后,块才结束。 b的值在赋值语句执行完后立刻改变。 不适合用在时序逻辑模块中。 非阻塞赋值案例 always(@posedge c...原创 2018-08-23 15:13:31 · 981 阅读 · 0 评论 -
Verilog数字系统设计(夏宇闻)学习笔记(一)
第二章 Verilog语法的基本概念 概述——五种Verilog模型类型: 系统级:用语言提供的高级结构能够实现待设计模块的外部性能的模型。 算法级:用语言提供的高级结构能够实现算法运行的模型。** RTL级: Register Transfer Level,描述数据在寄存器之间的流动和如何处理、控制这些数据流动的模型。与逻辑电路有明确的对应关系。** 以上三种都属于行为描述。 门级...原创 2018-08-21 17:19:02 · 1179 阅读 · 0 评论 -
Verilog数字系统设计(夏宇闻)学习笔记(二)
3.1 模块的结构 模块是Verilog的基本设计单元。包括接口描述和逻辑功能描述两部分。 每个verilog程序包括4个主要部分:端口定义;I/O口说明;内部信号声明;功能定义。 (1) 端口定义 格式为: module 模块名(口1, 口2, 口3, …) 引用时,用”.”符号,标明原模块时定义时规定的端口名,格式为 模块名(.端口1名(连接信号名1), .端口2名(连接信...原创 2018-08-21 17:33:03 · 440 阅读 · 0 评论