FPGA学习
文章平均质量分 52
He ZIJI
这个作者很懒,什么都没留下…
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testbench内容学习_2之时序产生及文件读写
1. 时钟产生:1)使用initial方式产生占空比50﹪的时钟 initial begin CLK = 0; #delay; //delay是延时时间 forever #(period/2) CLK = ~CLK; end注意:一定要给时钟赋初始值,因为信号的缺省值为z,如果不赋初值,则反相后还是z,时钟就一直处于高阻z状态。产生的时钟信号如下图所示:2)使用always原创 2022-03-01 19:06:42 · 1555 阅读 · 0 评论 -
testbench内容整体框架_1
testbench其本质也是一个模块,但是我们把它看成是一个不具有外部接口的模块 testbench模块声明 故开头是module testbench_comp; //testbench_comp是testbench声明的模块名称...endmodule //模块结尾标志使用符号常量parameter声明常数如声明clock_period来指定clock的周期时间parameter CLOCK_PERIOD=10; //声.原创 2022-03-01 16:40:05 · 748 阅读 · 0 评论