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RSS订阅原创 UVM及SystemVerilog中的force、deposit及两者的区别
除此之外，使用uvm_hdl相关后门接口可以在case_lib包在package里访问RTL的信号，而常规SystemVerilog的force则不行，常规的force必须要求case_lib在package之外，即$unit空间。也就是说，如果case_lib在package里，下面第一行不可行，但是第二行可行，但这有个条件，需要添加编译选项-debug_access+f来支持该功能。但是force的值会一直保持，而deposit只是set值，值可以被接下来的操作覆盖。
2024-11-04 10:08:34
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原创 面试问题记录
常见面试问题之Verilog、SV（一）文章目录1.常见的EDA仿真工具有哪些？Debug工具有哪些？ 2.绘制常见SOC芯片架构图（MCU），并描述芯片的应用场景和数据流。 3.SRAM、FLASH、DRAM、ROM的区别？ 4.WDT、Timer、ＤＭＡ工作流程？ 4.数字集成电路的设计流程。 5.数字设计流程中每个阶段主要做哪些工作?最主要的EDA工具有哪些？ 6.什么是竞争与冒险现象？如何判断？怎样消除？ 7.什么是“线与”？ 8.阻塞性赋值与非阻塞性赋值的区别。
2024-11-01 09:50:20
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原创 HDCP 2.x技术总览
目前在于HDMI接口中，可支持的HDCP协议分为HDCP 1.4以及最新的HDCP 2.3（批注一），分别对应于FHD（1920x1080p）, UHD4K（3840x2160 or 4096x2160）不同分辨率的影音保护。以当前消费市场的趋势，4K影片以及显示器逐渐普及，甚至近期各家厂商推出的支持8K分辨率的HDMI 2.1消费性电子产品，可预期将有越来越多的产品将采用HDCP 2.3协议，因此本文将着重于HDCP 2.3协议的介绍。图1：HDCP系统树形图（取自HDCP2.3 on HDMI Spec
2024-04-15 15:18:23
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空空如也
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