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原创 verilog基础语法
verilog HDL语言 基础语法 逻辑值 0:逻辑低电平 条件为假 1:逻辑高电平,条件为真 z:高阻态,无驱动 x:未知逻辑电平(实际中不可能遇到) 关键字 module 模块开始 endmodule 模块结束 .v 模块名 input:输入信号 output:输出信号 inout:能出能入信号 变量 wire 线网型变量-映射成真实的物理连线 reg 寄存器型变量-映射成真实的寄存器-某一时间点保存的功能 参数 parameter:通过实例化进行参数修改 localparam:不能修改 常量
2021-03-10 17:14:56 593
空空如也
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