数字IC
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AD7533
这个作者很懒,什么都没留下…
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偶数、奇数、小数分频器
1、偶数通过计数器计数到分频数中值实现,如实现8分频,DIV_PARA=8;1、复位后,clk_out=0;2、计数值为0——DIV_PARA-1,3、计数到3(即DIV_PARA/2 - 1)时, clk_out=1;4、计数到7(即DIV_PARA-1)时,clk_out=0;module divider_even ( clk, clk_out, rstn);input wire clk;input wire rstn;output r.原创 2020-11-18 16:19:35 · 1383 阅读 · 0 评论 -
AHB SRAM控制器设计
代码构成ahb_slave_if_tb.v //仿真文件ahb_slave_if.v //控制器文件sram_core.v //sram 文件ahb_slave_if_tb.v用于模拟生成AHB的读写信号1、时钟的生成hclk为AHB总线时钟sram_clk为hclk的反相,为了保证但周期读写2、读写任务ahb_write_32()和ahb_read_32(),模拟AHB总线行为写task输入参数为haddr与wdata...原创 2020-11-03 16:42:55 · 2232 阅读 · 0 评论 -
时钟切换(Clock-switching)设计
门控时钟将控制信号与时钟进行同步有效解决上升沿之间或下降沿之间时间变短(Tcycle减小,不满足建立时间保持时间)always@(negedgeclk)beginif(!clk)beginEN_LAT<=EN;endendassignQ=EN_LAT&clk;时钟切换(例:cpu切换主频,前提要保证正常工作---不产生glitch)产生glitch,上升沿到上升沿之间不满足一个时钟周期(不满足建立保持时间)原因:se...原创 2020-11-03 16:40:57 · 770 阅读 · 0 评论 -
跨时钟域和亚稳态
亚稳态问题亚稳态电路中不希望存在的、会存在很长时间的(会产生会传播,影响后面组合逻辑)产生亚稳态采样寄存器不满足建立、保持时间,(不等价与竞争冒险,竞争冒险只存在于组合电路)影响因素1、工艺2、温度3、电压4、电磁波干扰解决亚稳态1、两级同步(单bit)输出信号利用原时钟域打一拍再利用目的寄存器时钟打两拍进行两级同步2、两级同步(多bit)每bit都用一个两级同步,浪费寄存器(面积开销太大)源时钟域产生一个交互...原创 2020-11-03 16:38:54 · 1081 阅读 · 0 评论 -
异步FIFO(Asyn FIFO)学习笔记
设计思路w_clk与r_clk不同步,跨时钟域需要模块:1、读控制2、写控制3、双口RAM4、Bin2Gray(跨时钟域---亚稳态---需要使用格雷码---减少亚稳态的概率)5、SYN同步(将w_addr送到读控制模块----比较地址差判断空满,需要r_clk对w_addr同步)(将r_addr送到写控制模块----比较地址差判断空满,需要w_clk对r_addr同步)简单来说两级同步就是打两拍、用于跨时钟域设计采样情况只有1bit发...原创 2020-11-03 16:36:33 · 460 阅读 · 0 评论