浑水摸鱼

原创 B、dB、dBm、dBi、dBd、dBc 的理解和区别

dB是一个比值，是一个数值，是一个纯计数方法，没有任何单位标注。dbm是功率单位，0dbm=1mw，每增加10个dbm发射功率增加10倍，所以可以类推10dbm=10mw，20dbm=100mw、30dbm=1000mw贝尔(B)贝尔(B)最初用于表示音量功率10与1的比值，亚历山大.格拉汉姆.贝尔的名字命名。因此，1B表示功率比10:1，这是一种对数的关系，底数为10，100:1=2B，1000:1=3B。数学关系式如下，其中P2/P1表示功率比。lg(P2/P1)分贝(dB)可以看

原创 Allegro 如何把铺好铜皮的平面层互换

先在交换的两个层上增加相临的两个新层。然后使用EDIT菜单下的Z-COPY，将要交换的层，Z-COPY到新层上。全部Z-COPY到两个新层后，删除原来的两个交换层。NOTE：Z-COPY到哪一层，在OPTION选择项（侧边栏上）中选择。...

原创 Allegro禁布区打过孔或走线消除DRC错误

在一些特殊的地方，我们不允许铺铜，但是可以走线和打孔。这时我们想到的是在Allegro区域中画一个Route Keepout区域，来禁止所有的铜与线走进来。如果我们的线走进来，会报DRC错误。那我们怎么反这个错误消灭呢？第一种：执行Wavie DRC，把允许错误的DRC隐藏起来。执行Display 》status可以查看隐藏的DRC个数。第二种：允许在此区域内打孔走线，但不允许铺铜。执行：Edit》properties命令。Find栏勾选shapes，选择禁止布线区域，系统自动弹出如下窗口：

原创 Cadence allegro PCB 设计中，出零件位置图时，如何将丝印自动放在器件中心

第一：打cadence allegro软件时，要选如图的选项，一定要选alegro productivity toolbox第二: allegro pcb设计 manufacture 》Lable tune选 择这选项第三步：弹出下面菜单，一定要选择sikscreen层，选择器件中，不要去关了界面然后去选框选器件，丝印就会自动放在器件的中心去。...

原创 Allegro跨分割检查

跨分割导致信号参考不连续性，对于低速信号来说，可能没有什么关系，但于对于高速信号来说，参考面做为反回路径，如果出现跨分割，就会造成阻抗的不连续，阻抗不连续就会造成反射，反射过大就有可能造成辐射或者干扰，进而SSN、串扰、EMI，等等问题就有可能接踵而至。如果信号一定要跨分割怎么办呢？我们还是可以通过缝补电容一种手段来尽量减少跨分割的干扰，即为跨分割的信号提供较短的回流路径。通常在信号跨分割处摆放一个0201或者0402大小的瓷片电容，电容的容值在0.01uF或者是0.1 uF，这个参数并不是...

原创 Allegro替换过孔类型

Tools->PadStack->Replace，然后必须选上Single via replacemode，最后选上要想替换的过孔即可

原创 PCB走线拐弯处锯齿显示与平滑显示

原创 Allegro16.6软件布局设计技巧：模块复用

1、打开allegro软件，首先将其中一个电源模块布局，然后点击蓝色箭头的placementedit。2、因为我们现在要对元器件进行操作，所以要在allegro的find面板选择symbols，对已布局完成的电源模块进行框选，然后右键选择 Place replicate create，这里需要注意的是要将鼠标放在器件上然后右击，不然是无法显示Place replicate create的。3、我们再右键执行done命令，在空白的地方左键单击一下，弹出如下界面，设置一个的文件名，我先设个“06