Ahero_28的博客

AXI4‑Stream互连是一个关键的互连基础设施IP内核，可实现异构主/从AMBA®AXI4‑Stream协议兼容端点IP的连接。AXI4‑Stream互连将连接从一个或多个AXI4‑Stream主通道路由到一个或多个AXI4‑Stream从通道。

XilinxLogiCORE™IPAXI中央直接存储器访问(CDMA)内核是一个软Xilinx知识产权(IP)内核，可与Vivado®DesignSuite一起使用。AXICDMA使用AXI4协议在内存映射的源地址和内存映射的目标地址之间提供高带宽直接内存访问(DMA)。可选的ScatterGather(SG)功能可用于从系统CPU卸载控制和排序任务。通过适用于XilinxMicroBlaze™的AXI4‑Lite从接口访问初始化、状态和控制寄存器。

Xilinx®LogiCORE™IPAXIDataMover内核是一个软内核，提供基本的AXI4读取到AXI4‑Stream和AXI4‑Stream到AXI4写入数据传输和协议转换。该功能旨在成为定制设计的独立核心。

Xilinx®7系列FPGA包括四个FPGA系列，它们均专为最低功耗而设计，使通用设计能够跨系列扩展，从而实现最佳功耗、性能和成本。Spartan®‑7系列是7系列产品组合中密度最低、成本最低的切入点。Artix®‑7系列针对成本敏感的大容量应用进行了优化，可实现最高的每瓦性能和每瓦带宽。Kintex®‑7系列是创新的FPGA类别，针对最佳性价比进行了优化。Virtex®‑7系列针对最高系统性能和容量进行了优化。本指南用作描述7系列FPGA配置的技术参考。

Xilinx®LogiCORE™IPAXI直接存储器访问(AXIDMA)内核是一个软XilinxIP内核，可与XilinxVivado®DesignSuite一起使用。AXI DMA 在内存和AXI4‑Stream目标外设之间提供高带宽直接内存访问。其可选的分散/收集功能还可以从中央处理器(CPU)卸载数据移动任务。

Xilinx® LogicCORE™IPAXIVDMA内核是一个软IP内核。它提供内存和AXI4‑Stream视频类型目标外设之间的高带宽直接内存访问，包括支持AXI4‑Stream视频协议的外设，如VivadoAXI参考指南(UG1037)的视频IP：AXI功能采用部分所述[参考1]。

LogiCORE™ IP Serial Rapid IO Gen2端点解决方案(SRIO Gen2 Endpoint)包括高度灵活和优化的Serial RapidIO Gen2物理层和Serial RapidIO Gen2逻辑(I/O)和传输层。此IP解决方案以网表形式提供，并带有支持的示例设计代码。SRIOGen2端点支持1x、2x和4x通道宽度。它带有可配置的缓冲器设计、参考时钟模块、复位模块和配置结构参考设计。