溪江☆月ヴ

启用root用户登陆说明：为了开发方便，以下操作启用root用户登陆设置root用户密码：修改/usr/share/lightdm/lightdm.conf.d/50-unity-greeter.conf文件打开并添加：user-session=ubuntugreeter-show-manual-login=trueall-guest=false开启ubuntu超级用户登陆：...

Verilog HDL之于FPGA阻塞与非阻塞赋值Verilog HDL硬件描述语言: Verilog HDL硬件描述语言脱胎于C语言，却与C语言执行的方式不同。 Verilog 有并行和顺序执行两种方式， 而C语言程序只能从main函数进入，然后开始顺序执行。 并行执行： Verilog HDL在模块与模块之间是并行执行。module test(clk,a,b,c); input

一、新建项目工程（参考 Altera Quartus II11.0开发流程 ） 二、打开MegaWizard Plug-In Manager 工具 步骤1：新建 步骤2:设置 步骤3：设置时钟频率 步骤4：设置其他 步骤5：设置其他 步骤6：设置倍频和时钟 步骤7：选择文件 步骤8：看样子 步骤9：看代码（打开

偏移量决定写入的数据对应何种（目的/所起作用）IO操作函数函数原型：IORD(BASE, REGNUM)输入参数：BASE为寄存器的基地址，REGNUM为寄存器的偏移量函数说明：从基地址为BASE的设备中读取寄存器中偏移量为REGNUM的单元里面的值。寄存器的值在地址总线的范围之内。返回值： －函数原型：IOWR(BASE, REGNUM, DATA)输入参数：

一、打开quaruts II ，建立新的项目二、打开sopc builder命名为nios_first_project三、配置nios II软核1.添加nios II处理器 nios II process1.）选择nios II/e2.添加片上内存 on-chip-memory1.）修改内存为81923.添加pio口1.）根据自己想要用几颗LED灯就把width

modelsim 使用1、打开modelsim 2、新建项目File-New-project，选择工作路径（建议先建一个文件夹来保存自己的工程）和设置工程名。 3、添加文件（这里可以根据自己所用的硬件语言而定，我使用的是Verilog，所用我选择Verilog，如果是用VHDL就选择VHDL） 4、编写代码，我这里就随便打一个16位进制加法器，里面缺了一个else分支就不要计较了。

1、创建完项目（以Xilinx ISE Design Suite 14.7开发流程的例子    led例子   为例），编译通过，我们就可以对这个项目进行仿真；2、然后切换到simulation，然后创建仿真文件3、实例化led模块4、确证是否正确然后finish5、之后可以看到测试文本已经帮我们写好了，我们只需编写初始化代码就好了（初始化代码可以根据自己的输入编写

1、打开ISE Design Suite14.7

1、首先打开Quartus II11.02、新建文件File—New，新建一个verilog.v文件3、保存文件，在新建的文件里面随便打，然后保存，保存到自己的工作文件下（每次建项目都记得先建一个文件夹），比如我存在led文件夹下，保存，然后弹出对话框，选择yes（创建新的工程）。4、创建工程next确认路径有没有错，

FPGA按键消抖模块1） 说明：我们知道按键按下去和松开会产生抖动现象，这会影响到我们的操作，因此我们需要对按键进行消抖处理，下面这个模块为按键消抖模块，三颗按键，用三个寄存器对按键进行消抖处理。2） 端口输入：clk，reset，key；输出：debkey；3） 代码//按键去抖模块module debkey(clk,reset,key,debkey);

基于FPGA的数字时钟一．数字时钟设计1.硬件资源：LCD1602液晶屏一块，FPGA开发板一块（A_C8V4）；2. 开发板资源：3颗独立按键，LCD1602接口；3. 功能设计：三种功能：a.时钟功能；b.闹钟功能；c.校时功能；4. 按键功能设计：按键1切换数字钟模式，按键2调整数字钟时钟显示（包括闹钟调时），按键3调整数字时钟分钟显示（包括闹钟调分）；二．数字时

数码管封装模块//数码管ip核module smg_ip_model(clk,data,sm_wei,sm_duan); input clk; input [15:0] data; output [3:0] sm_wei; output [7:0] sm_duan;//---------------------------------------------

//lcd显示模块module lcd_ip(clk,rst,data_buf,lcd_e,lcd_rw,lcd_rs,lcd_data); input clk; input rst; input [255:0]data_buf;     //数据接口 output lcd_e; output lcd_rw; output lcd_rs; output [7