2020-11-26
Systemverilog interface 学习记录1.作用:便于验证平台TB和待测设计DUT的连接2.验证平台和待测设计的连接方式有以下几种一:1. .name (TB wire_name)这个 全加器,序列检测器,状态机中verilog的编写和TB仿真时使用的方式举一个两个模块的例子的编写代码首先是一个arbitermodule arbiter( //模块名为arbiter output logic [1:0] grant, //这里是,而不是;是2bit的 inp
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2020-11-26 16:18:23 ·
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