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RSS订阅转载 FIFO核的使用
http://blog.csdn.net/jasonwoodlee/article/details/6764211ALTERA提供了LPM_FIFO参数宏模块，可以在代码中例化使用。FIFO有两种工作模式：（1）SCFIFO，（2）DCFIFO其中SCFIFO指读写用一个时钟进行同步，可以支持同时读写的功能。其中DCFIFO指读写使用不同的时钟进行同步，
2014-09-17 11:36:47
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转载 SDRAM时序
SDRAM即同步动态RAM ：所有输入信号均在时钟上升沿被采样，需要动态刷新保持数据1、重要的连接信号：a、 RAS：行地址锁存b、 CAS：列地址锁存c、 WE：写使能d、 DQ0-DQ15：数据总线e、 DQML、DQMH：数据I/O屏蔽，读模式下屏蔽输出缓冲，写模式下屏蔽输入缓冲，DQML控制DQ0-DQ7，DQMH控制DQ8—DQ1
2014-09-15 15:07:37
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转载 big endian/little endian
一、字节序来自：http://ayazh.gjjblog.com/archives/1058846/谈到字节序的问题，必然牵涉到两大CPU派系。那就是Motorola的PowerPC系列CPU和Intel的x86系列CPU。PowerPC系列采用big endian方式存储数据，而x86系列则采用little endian方式存储数据。那么究竟什么是big endian，什么又是lit
2014-08-08 10:09:25
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转载 如何在Quartus II中设置Virtual pin
http://blog.csdn.net/jimmy2013_1_1/article/details/17075705如何在Quartus II中设置Virtual pin及常见问题 1、基于Quartus II 8.1 版本： 为了验证FPGA工程中的某个模块的功能和时序的正确性，常常需要对其单独进行验证，但是这些模块通常都与内部的众多信号相连（如系统总线，中断
2014-08-01 10:07:32
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转载 在Quartus II中设置Virtual pin
如何在Quartus II中设置Virtual pin及常见问题 1、基于Quartus II 8.1 版本： 为了验证FPGA工程中的某个模块的功能和时序的正确性，常常需要对其单独进行验证，但是这些模块通常都与内部的众多信号相连（如系统总线，中断信号线等），往往一个模块的对外接口引脚会多达几百个，对其单独仿真的话，可能会对目标FPGA造成IO资源不足的情况。即使IO
2014-08-01 10:06:38
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转载 IP101A芯片默认物理地址（PHY Adress）确定
根据IP101A的DataSheet，芯片的第9，10，12，13，15脚为PHYAD0~PHYAD4。（其实为PHYAD和LED共用管脚）。这个PHYAD是可配的，有两种方法可以确定PHY Address.（1)通过硬件方法利用芯片上电或复位后latch的电平高低来确定，比如9脚为高电平“1”，其余为低电平0，则PHYADR[4-0]=0x01 (bit:00001)（2）通过软件方
2014-07-21 12:43:08
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空空如也
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