IC design
aquablue1986
这个作者很懒,什么都没留下…
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IC design的初期阶段(floorplan和place初期)的检查清单checklist
1.检查spare cell是不是正确的放置在需要的domain,一般在place opt stage摆进去2.high fan-out check,一般在综合的时候会设置high fan-out 的约束,但是有时候还是优化的不够,在place-opt之后需要检查,有时候还要手动fix3.scan re-order , 检查是不是读了scan def,log里面是不是正确的做了scan chain 的reorder4.初步检查timing report, 尤其是setup5.congesti原创 2020-10-13 18:23:36 · 1617 阅读 · 1 评论 -
如何尽快的STA clean
在pnr阶段打开SI aware routingbuild tree的时候不要用太大的cell,比如X16以上的,这样会造成局部的dynamic IR很大clock信号要对SI有一定的抗干扰能力,可以用DWDS或者shieldingclock tree上面尽量不要用delay cell,会带来额外的PVT以及IR的偏移不同的PVT下注意检查useful skew,只有必要的时候打开useful skewclock transitoin不能太小,以免造成PVT的uncertainty综合的时候尽量原创 2020-10-12 14:47:42 · 193 阅读 · 0 评论 -
postroute stage 在局部增加底层metal strap 修动态IR的ICC脚本
在pnR阶段后期,往往不希望对routing进行大的改动,这时如果遇到了动态IR,往往需要局部hotspots进行加强处理,比如增加底层metal 绕线,一般这里都是手动,但是又容易引入新的drc,影响项目TO的进度。在ICC中可以通过寻找没被占用的track的方式, 自动插入底层metal绕线,并且避免drc,命令基于drc options, 是create_power_straps, 这种方式可以减少动态IR的错误达到一半之多。比如运行脚本之后,》400mV的violation个数下降一半。...原创 2020-10-13 14:10:38 · 685 阅读 · 0 评论