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FPGA
王纯配
我的办公桌上有一个记事本,写写画画,上面有我思考的痕迹;我的电脑上有一个工作日志,敲敲打打,用来总结每天的工作。当记录成为习惯,时间也就成了永恒。
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FPGA控制并行接口ADS8472—Verilog核心驱动代码
module adc( clk_50m, rst_n, busy, //adc的状态输出信号,转换过程中为高,采集过程中为低 adc_data, //adc输出的并行16位数据 rd_n, //adc并行输出同步脉冲,当cs、rd_n都为低时并行输出使能 adc_out ); input clk_50m; input rst_n; input busy; input [15:0] adc_data; output rd_n; outpu.原创 2021-12-20 09:42:52 · 705 阅读 · 0 评论 -
VIVADO中SDK新建工程编译出错——undefined reference to 'main'
今天很心碎,第一次使用ZYNQ2000,就是想搞个流水灯熟悉一下开发流程,就碰到一个小问题搞的头大。在使用SDK新建工程并Debug时总是出现下图中的错误,没有定义'main'?代码中明明有main函数,为何还要提示错误?即使新建工程重新操作vivado也没卵用,why? 应该还是操作有问题。 通过比对一份正确的工程,我发现,我所建的工程目录里并没有这个文件原创 2017-10-12 16:33:30 · 7877 阅读 · 1 评论 -
Vivado自学笔记
在学习Vivado的过程中遇到的问题获得的知识记录下来1.顶层文件不能以数字开头原创 2015-08-07 16:42:27 · 940 阅读 · 0 评论 -
FPGA驱动OLED动态显示(Verilog代码)——向OLED写数据(关键)——Part5
1、代码太长贴到了‘代码笔记’里,链接:向OLED写数据write_data.v2、部分释义:2.1、reg [27:0] cnt;reg [15:0] num;always @(posedge clk_1m or negedge rst_n)beginif(!rst_n)begincnt num endelseif(cnt == 28'h4C原创 2017-10-23 10:38:13 · 18021 阅读 · 75 评论 -
FPGA驱动OLED动态显示(Verilog代码)——Demo演示(链接)——Part1
开发平台:1、友晶DEO-Nano—Altera;2、7针4线SPI接口OLED模块(某宝有);开发初衷:项目中需要用到显示模块,用来显示频率、功率等参数,且要求项目代码具有保密性—非Actel莫属,不得不承认用STM32等嵌入式工具操作真的是很方便。如果用FPGA驱动且想使用C操作要么用altera的软核要么用赛灵思的Zynq7000,当然Actel也有集成Cotex-M3、51原创 2017-10-22 21:25:52 · 4128 阅读 · 2 评论 -
Actel FPGA——RAM-two port入门操作
软件版本:Libero SOC V11.8;实验测试目的:只读操作——读取RAM初始化时的数据;Two port RAM界面如上。RWCLK:读写共用时钟,也可以选择独立时钟;REN :读使能,高有效。也可以选择触发极性;RADDR:读地址,需要自己写Verilog控制;RD :读数据输出;虽然只用到读功能,但是写部分的Width和原创 2017-11-15 21:29:34 · 7010 阅读 · 8 评论 -
LiberoSOC总是让人混淆的一件事——PLL输入时钟引脚配置
如果使用的是全局时钟引脚,在PLL配置时应该选择External I/O;如果使用的是普通的引脚,在PLL配置时应该选择Hardwired I/O;原创 2018-04-12 12:52:01 · 3516 阅读 · 4 评论 -
Quaitus Prime Lite Edition弹框显示错误问题解决办法
系统;win10弹框中的字体显示不全,情况如下:解决办法:右键程序—>兼容性—>更改高DPI设置—>勾选替代高DPI缩放行为。缩放执行选择:系统—>确定。 ...原创 2018-10-17 20:03:26 · 963 阅读 · 1 评论 -
FPGA驱动OLED动态显示(Verilog代码)——向OLED写数据(源代码)——Part6
代码讲解 在这里:https://blog.csdn.net/aqwtyyh/article/details/78316334#comments/*--------------------------------------------------------------*\ Filename : write_data.v Author : Cwang Description : ...原创 2019-07-25 11:54:33 · 7122 阅读 · 95 评论 -
FPGA驱动OLED动态显示(Verilog代码)——OLED初始化——Part4
/*--------------------------------------------------------------*\ Filename : initial_control.v Author : Cwang Description : Revision History : 2017-10-16 Revision 1.0 Email : wangcp@hi原创 2017-10-23 10:20:28 · 3850 阅读 · 4 评论 -
FPGA驱动OLED动态显示(Verilog代码)——SPI写操作——Part3
/*--------------------------------------------------------------*\ Filename : spi_write.v Author : Cwang Description : Revision History : 2017-10-16 Revision 1.0 Email : wangcp@hitrobot原创 2017-10-23 09:52:08 · 7224 阅读 · 3 评论 -
FPGA驱动OLED动态显示(Verilog代码)——工程文件之间关系——Part2
源代码:https://blog.csdn.net/aqwtyyh/article/details/97250142原创 2017-10-23 09:44:29 · 2806 阅读 · 2 评论 -
FPGA服务器硬件搭建涉及的知识点3
Avalon-mm clock crossing Bridge:该桥传递不同时钟域之间的Avalon-mm命令和响应,使用异步fifo实现时钟交叉逻辑。 在主从时钟域该桥参数用来控制命令和响应fifo的深度,如果主动读取超过响应fifo的 深度,时钟桥将停止发送读取命令。作用:通过嵌入时钟桥,简化qsys之间的互联,允许quartus优化路径,要求更短的传播延时。原创 2015-11-29 10:21:58 · 1380 阅读 · 0 评论 -
FPGA服务器硬件搭建涉及的知识点5
这里提醒一下,如果你的想上osii操作系统的话,timer是必须要加的,而且必须要给timer分配中断,不然会出现下面这样的错误:DescriptionResourcePathLocationType make: *** [hello_osii.elf] Error 1hello_osii C/C++ Problem解决的办法就是给timer分配一个中断。说完了IP核的,再来说说这原创 2015-11-29 11:23:44 · 1681 阅读 · 0 评论 -
FPGA服务器硬件搭建涉及的知识点4
七段数码管ip核定制:下面分析一下友晶提供的七段数码管的avalon接口驱动代码module SEG7_IF( //===== avalon MM s1 slave (read/write) // write s_clk, s_address, s_read, s_readdata, s_write, s_w原创 2015-11-29 10:46:52 · 776 阅读 · 0 评论 -
FPGA服务器硬件搭建涉及的知识点2
接上一篇来分析一下使用的ip核。1.altpll这个锁相环有3个输出接口:c0:100mhz,系统时钟,无相位偏移;c1:sdram时钟,相位偏移-65dg,(没有相位偏移这个sdram不工作,毕竟是动态存储),这个sdram时钟是不连的,要在export那栏导出去用来连接sdram的时钟接口;c2:外设时钟,key,ledg等待 时钟。10mhz,无相位偏移。2.ext_原创 2015-11-28 21:40:58 · 1819 阅读 · 0 评论 -
modelsim 保存仿真结果(波形文件)
1、在wave界面,将仿真波形保存为 .do文件(信号文件)。2、切换左边任务栏至“sim”,,点击保存,给将要保存的 .wlf文件(波形文件)命名。3、保存,OK,关闭modelsim.4、重启modelsim,open 之前保存的 .wlf文件,然后 load 对应的 .do文件。转载 2016-09-18 23:21:48 · 10904 阅读 · 0 评论 -
verilog-不可综合语句-总结-汇总
(1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module原创 2016-10-08 22:49:20 · 1609 阅读 · 0 评论 -
LiberoSOC分配管脚——Tcl脚本编写
Tcl脚本分配管脚命令原型:pin_assign [-nofix] -port portname -pin pin_numbere.g.pin_assign -port CLKA -pin G4pin_assign -port GLA -pin B3pin_fix_allpin_commit说明:pin_fix_all:锁定所有定义的引脚,因此下次进行布局布线时原创 2016-12-11 15:25:32 · 4879 阅读 · 0 评论 -
FPGA与DSP5509A通过MCBSP接口通信
DSP5509A:#include #include MCBSP_Handle rMcbsp,tMcbsp;MCBSP_Config Mcbsp0Config = { MCBSP_SPCR1_DEFAULT, MCBSP_SPCR2_DEFAULT, /*单数据相,接受数据长度为16位,每相1个数据*/ MCBSP_RCR1_RMK( MCBSP_RCR1_原创 2017-09-15 20:39:15 · 1428 阅读 · 0 评论 -
LiberoSOC V11.8 license注册方法
原创 2017-11-07 08:46:42 · 13330 阅读 · 7 评论 -
FPGA服务器硬件搭建涉及的知识点1
摸索了差不多一个月的基于FPGA的web服务器的搭建,今天总算差不多完成,想写篇博客梳理下知识点一看笔记本,记的太乱。想起来什么就写什么吧。一个完整的工程包括硬件和软件。硬件部分就是用qsys搭建软核工程,用sopc builder也行,这两种我都试过了,发现用qsys比较舒服,但是qsys的各个ip核之间是没有连线的需要自己动手添加,正是因为要动手添加那感觉才爽,sopc builder是自原创 2015-11-28 20:22:41 · 2689 阅读 · 0 评论