RTL代码生成相关论文

RTLFixer:Automatically Fixing RTL Syntax Errors with Large Language Models

本文提出了RTLFixer，一种面向Verilog代码的语法错误自动修复框架。尽管LLM具有良好的功能，但分析表明，在LLM生成的Verilog中，约55%的错误与语法相关，从而导致编译失败。为解决该问题，本文提出一种新的调试框架，采用检索增强生成(RAG)和ReAct提示，使llm作为自主代理，以反馈的方式交互式调试代码。该框架在解析语法错误方面表现出了非凡的能力，成功纠正了调试数据集中约98.5%的编译错误，包括来自VerilogEval基准的212个错误实现。所提出方法在VerilogEval-Machine和VerilogEval-Human基准上分别使pass@1成功率提高了32.3%和10.1%。源代码和基准测试可在https://github.com/NVlabs/RTLFixer上获得。

ChipNeMo: Domain-Adapted LLMs for Chip Design

ChipNeMo旨在探索将大型语言模型（LLMs）应用于工业芯片设计的可能性。我们没有直接部署现成的商业或开源LLMs，而是采用了以下领域适应技术：自定义分词器、领域适应性持续预训练、带有领域特定指令的监督式微调（SFT）以及领域适应的检索模型。我们在三个选定的LLM芯片设计应用上评估这些方法：工程助理聊天机器人、EDA脚本生成，以及错误总结和分析。我们的结果显示，这些领域适应技术能够使LLMs在三个评估应用中相比于通用基础模型实现显著的性能改进，使得在一系列设计任务上，模型大小可以缩减至多达5倍，同时保持相似或更好的性能。我们的发现还表明，在我们当前结果与理想结果之间仍有改进空间。我们相信，未来对领域适应LLM方法的进一步研究将有助于缩小这一差距。

A Multi-Expert Large Language Model Architecture for Verilog Code Generation

最近，人们对使用大型语言模型(llm)进行Verilog代码生成的兴趣激增。然而，现有方法在生成的Verilog代码质量方面存在局限性。为了解决这些限制，提出了一种创新的多专家Verilog代码生成LLM架构(MEV-LLM)。该架构独特地集成了多个llm，每个llm都根据不同的设计复杂性水平进行了专门的微调。它允许更有针对性的学习，直接解决为每个类别生成Verilog代码的细微差别。来自实验的经验证据表明，生成的语法和功能正确的Verilog输出的百分比显著提高。这些发现强调了所提出方法的有效性，有望通过机器学习在自动化硬件设计领域实现向前飞跃。

BetterV: Controlled Verilog Generation with Discriminative Guidance

随着现代集成电路的日益复杂，对电路设计的自动化提出了更高的要求。近年来，在硬件设计语言生成方面的研究不断兴起，以促进设计过程。本文提出一种Verilog生成框架BetterV，在处理过的特定领域数据集上微调大型语言模型(llm)，并纳入生成判别器，以指导特定的设计需求。从互联网上收集、过滤和处理Verilog模块，形成一个干净、丰富的数据集。指令调优方法是专门为微调llm而设计的，以理解有关Verilog的知识。此外，数据被增强以丰富训练集，并用于在特定的下游任务上训练生成鉴别器，这指导llm优化Verilog实现。BetterV具有生成语法和功能正确的Verilog的能力，在verilogeval机器基准测试中性能优于GPT-4。在特定于任务的生成判别器的帮助下，BetterV可以在各种电子设计自动化(EDA)下游任务上取得显著的改进，包括通过布尔可满足性(SAT)求解进行综合和验证运行时间缩减的网表节点缩减。