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原创 verilog 学习：简单的adder + tb 搭建与错误记录

上面的写法module adder(a,b,sum);这里已经定义了a，b，sum为单bit wire类型的数据，但是方向没有定义。接下来定义了信号的方向，但是在line 54-56重新定义了信号的位宽，这里就可能出现问题。有效的写法是在模块端口声明时就定义好位宽和方向。endmodule对于a、b、sum信号的混乱定义与使用，会导致很多问题。

2024-09-22 21:13:05 423

原创 VMware Centaos7 共享文件夹设置

Vmware centaos7 共享文件夹设置。

2024-09-20 22:03:01 405

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