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Verilog
beikezhouxue
这个作者很懒,什么都没留下…
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Verilog中“&”和“&&”在硬件中的区别
下面以一个Verilog测试程序为例,说明两者之间的区别: module test (CLK, AA, BB, CC, AOUT, BOUT, COUT, DOUT); input CLK; input[3:0] AA,BB,CC; output AOUT,BOUT,COUT,DOUT; reg AOUT; reg BOUT;转载 2014-10-15 10:33:39 · 9454 阅读 · 1 评论 -
Verilog 锁存器 触发器 寄存器区别
彻底理解锁存器,让你不再为锁存器头疼! 锁存器(latch):是电平触发的存储单元,数据存储的动作(状态转换)取决于输入时钟(或者使能)信号的电平值,尽当锁存器处于使能状态时,输出才会随着数据输入发生变化。转载 2014-10-15 10:59:55 · 13086 阅读 · 0 评论