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长路漫漫
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FPGA 超级实用的约束技巧,当时序遇到怎么编译都不可行的时候可以考虑用下面的方法
Floorplanning在vivado中,可以将某一个模块的代码固定在某一个范围内,可以使用Floorplanning功能。首先完成一次编译后,选择open Implemented Design功能,选择目标模块,再选择Draw Pblock功能,可以在右侧画出你想要将其布局的地方。完成后选择保存。注意所选择的范围区域的资源足够模块代码使用。Fix cells当FPGA时序约束比较困难时,某个模块的代码容易出现问题,我们可以首先针对易出现问题的模块编译出一个简易无时序...原创 2020-05-28 11:14:44 · 1380 阅读 · 0 评论 -
利用FPGA的IP核实现FIR滤波器
一、首先是设计指标:采用最优化设计方法(firpm),设计一个阶数为16阶(长度为17)的线性相位低通FIR滤波器,截止频率为500hz,fs=2000hz。,系数量化位数为12bit,输入数据位宽为12bit,输出数据位宽为25Bit,系统时钟为2khz。 二、设计流程:(1)利用MATLAB设计滤波器系数,浮点数类型。(2)Matlab测试滤波器性能,输转载 2017-12-25 10:35:27 · 12153 阅读 · 4 评论 -
fir 滤波器 链接 xilinx fir滤波器IP
http://xilinx.eetrend.com/blog/8602http://blog.csdn.net/weiweiliulu/article/details/40151053原创 2017-12-25 11:26:13 · 429 阅读 · 0 评论 -
用 FPGA 产生高斯白噪声序列的一种快速方法
用 FPGA 产生高斯白噪声序列的一种快速方法http://www.21ic.com/app/eda/200903/34016.htmhttp://www.21ic.com/app/eda/200912/52077_2.htm转载 2018-01-13 15:46:32 · 3474 阅读 · 0 评论