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原创 调试助手连接报错,显示the socket is marked as nonblocking and the requested operation would block
问题:调试助手连接报错,显示the socket is marked as nonblocking and the requested operation would block解决方案设定IP地址,保证与开发板在同一网段
2021-11-02 19:42:54 6544 1
原创 Vivado debug出现问题(The debug hub core was not detected)
问题:如上图所示,在vivado中debug出现了这个问题,明明加了ila,但警告出现问题,不会跳出调试界面。原因:查了一圈都说是时钟有问题,按照一些博客去调整,发现还是没用。在某一个瞬间突然想起来,我这边ila得时钟接的是ZYNQ PS产生的clk,我都没上电复位PS,它哪来的时钟。...
2021-10-10 19:43:54 5848 3
原创 VIVADO封装包含xilinx IP的自定义IP
背景项目需要,需要创建一个block design,所以需要将自己写的模块封装成IP。其中,自己的模块中包含bram IP。注意点1.封装的时候,工具经常性会错误识别顶层模块,这会导致一些设置需要修改。为了克服这一个问题,先在src文件夹下面仅存放顶层模块,待工具正确识别后,再将别的模块,ip放在src文件夹下面。2.由于自己资源存放的问题,导致最终封装出来的IP缺少子模块或者xilinx ip资源。**解决方案就是一定要将所有资源,子模块,IP资源存放在src文件夹下面。(封装时需要指定资源位置,
2021-08-24 19:20:22 1516 7
原创 verilog中的signed用法
1.signed的真正作用是决定如何对操作数扩位的问题。verilog中的加法和乘法操作前,会先对操作数据扩位成结果相同的位宽,然后进行加法或者乘法处理。比如a/b都为4位数据,c为5位数据,c = a + b,这个运算的时候会先把a和b扩位成5位,然后按照无符号加法进行相加。a/b没有被signed修饰的时候会按照无符号数的扩位方式进行扩位,即高位补0,加法的结果当然也是a、b为无符号数相加的结果。2.有符号数进行比较时加上signed,即可考虑数值正负,完成正确比较。否则只会将有符号数看作无符号数进行
2021-01-25 17:54:18 11120
原创 modelsim脚本仿真问题
首先vivado联用modelsim进行仿真,得到compile.do文件将compile.do文件里面的内容改成对应的格式。注意点:1.后缀为vhd的文件是vhdl代码,需要将vlog换成vcom。2.有时候可能报错说缺少某些文件,找到文件放在SIM根目录。比如上次测DDR4...
2021-01-07 11:34:46 386
原创 FPGA驱动Usart_GPU串口屏
指令链接:https://www.cnblogs.com/1hua1ye/p/3977920.html注意点:1.每次发完一个指令,都需要发送"\r" "\n"作为结束符2.串口屏解析指令需要时间,所以在一条指令结束后需要有一个延时,具体时间可以参考Freq / 30hz...
2020-10-04 10:52:00 608
空空如也
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