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FPGA
bh_wang
这个作者很懒,什么都没留下…
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uart loopback
uart.v module uart #( parameter clk_freq = 50000000, parameter baud = 9600) ( input sys_clk, input sys_rst, output rx_irq, output tx_irq, ...原创 2011-07-18 14:19:37 · 236 阅读 · 0 评论 -
verilog中reg和wire类型的区别和用法
reg相当于存储单元,wire相当于物理连线Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽,缺省为1位。变量的每一位可以是0,1,X,Z。其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量。z代表高阻状态或浮空量。线型数据包括wire,wand,wor等几种类型在被一个以上激励源驱动时,...原创 2011-08-05 14:58:57 · 1364 阅读 · 0 评论 -
FPGA设计的指导原则
转自: http://www.mcu123.com/news/Article/fpga/FPGA/200607/50.html 第一章 FPGA设计指导性原则这一部分主要介绍FPGA/CPLD设计的指导性原则,如FPGA设计的基本原则、基本设计思想、基本操作技巧、常用模块等。FPGA/CPLD设计的基本原则、思想、技巧和常用模块是一个非常大的问题,在此不可能面面俱到,只能我们公司项目中常用...原创 2011-07-22 14:10:43 · 585 阅读 · 0 评论 -
关于verilog综合-个人小结
转自:http://www.mcu123.com/news/Article/fpga/FPGA/200607/51.html 一:基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire,而寄存器可能综合成WIRE,锁存器和触发器。二:verilog语句结构到门级的映射1、连续性赋值:assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标...原创 2011-07-22 13:57:44 · 186 阅读 · 0 评论 -
使用SignalTap II逻辑分析仪调试FPGA(图)
摘 要:本文介绍了可编程逻辑器件开发工具Quartus II 中SingalTap II 嵌入式逻辑分析器的使用,并给出一个具体的设计实例,详细介绍使用SignalTap II对FPGA调试的具体方法和步骤。关键字: SignalTap;硬件调试;FPGA1 概述---随着FPGA容量的增大,FPGA的设计日益复杂,设计调试成为一个很繁重的任务。为了使得设计尽快投入市场,设计人员...原创 2011-07-21 08:30:17 · 1112 阅读 · 0 评论 -
Quartus警告分析 warning
http://hi.baidu.com/davinzhan/blog/item/c28ced586c2e6cd69c820497.html1.Found clock-sensitive change during active clock edge at time on register "" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加 载等)...原创 2011-07-20 14:13:17 · 478 阅读 · 0 评论 -
verilog 不可综合语句
转自: http://blog.sina.com.cn/s/blog_530252a20100javs.html (1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,buf...原创 2011-07-19 17:28:12 · 554 阅读 · 0 评论 -
verilog 中if的使用,以及input output inout 使用
转自:http://blog.sina.com.cn/s/blog_530252a20100javv.html if 语句只能用于过程块中,所谓过程块语句是指由initial和always语句引导的执行语句集合。除了这两块语句引导的begin end块中可以编译条件语句外,模块的其他地方都不能编写。input 不能被定义为寄存器型,因此也不能在always中作为赋值的左端outpu...原创 2011-07-19 17:20:14 · 3145 阅读 · 0 评论 -
格雷码对照表
2位元格雷码000111103位元格雷码000001011010110111101100 4位元格雷码00000001001100100110011101010100110011011111111010101011100110004位元2...原创 2011-07-19 10:02:19 · 10778 阅读 · 0 评论 -
Verilog 阻塞/非阻塞用法 基础
转自: http://blog.21ic.com/user1/5983/archives/2011/83385.html 两个要点:×在描述组合逻辑的always块中用阻塞赋值,则综合成组合逻辑的电路结构。×在描述时序逻辑的always块中用非阻塞赋值,则综合成时序逻辑的电路结构。为了更好地理解上述要点,我们需要对Verilog 语言中的阻塞赋值和非阻塞赋值的功能和执行时间上的差别有深入的...原创 2011-07-19 08:25:05 · 782 阅读 · 0 评论 -
基于 FPGA 的视频监控系统
基于 FPGA 的视频监控系统原创 2011-12-09 09:51:54 · 598 阅读 · 0 评论