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嵌入式
Hao_2333
敬畏、攀登
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Verilog语言中“==”和“===”的区别
“===”和“==”不同体现在对含有不定制X和高阻态Z数据的处理中,比如:if(A==1'bx) ...;(即使A等于x,后面语句也不会执行);而if(A===1'bx)后面语句会执行。原创 2018-01-13 16:03:21 · 16423 阅读 · 1 评论 -
Verilog中{}的应用
拼接作用;将花括号中罗列的数据依次拼接起来。比如:d_out={d_in[7],~d_in[6:0]+1'b1};即是将d_in的最高位和d_in的低7位取反加一拼接起来,拼接之后d_out为8位;原创 2018-01-13 16:07:07 · 12607 阅读 · 0 评论 -
阻塞型=与非阻塞型<=的区别
阻塞型:always@()beginb=a;c=b;end运行完之后,c=b=a;而非阻塞型:always@()beginbcend运行一遍之后b=a;c=b(原来的b)不等于a;原创 2018-01-13 16:28:36 · 1632 阅读 · 0 评论 -
always@()块中=和<=的选择
在使用always块描述组合逻辑时使用阻塞赋值“=”,在使用always块描述时序逻辑时使用非阻塞赋值“原创 2018-01-13 17:13:41 · 1989 阅读 · 0 评论