- 博客(1)
- 资源 (8)
- 问答 (1)
- 收藏
- 关注
RSS订阅原创 元件例化（模块调用）端口连接规则
Verilog实例化元件时端口连接规则：（1）输入端口（input）：从模块内部看，输入端口必须为线网（wire）数据类型；从模块外部看，输入端口可以连接到线网或reg数据类型的变量。（2）输出端口(output)：从模块内部来讲，输出端口可以是线网或reg数据类型；从模块外部来看，输出必须连接到线网（wire）类型的变量，而不能连接到reg类型的变量。（3）输入/输出端口(inout)：从...
2019-07-04 13:53:46
5281
1
VS2015用C语言进行复数运算出现大量错误
2018-11-23
TA创建的收藏夹 TA关注的收藏夹
TA关注的人