基于FPGA的I2C verilog
游戏排行榜空闲位：SCL 高电平 SDA低电平起始位 ：SCL 高电平 SDA 高电平到低电平结束位：SCL 高电平 SDA低电平到高电平读写状态：数据+响应位`timescale 1ns/1nsmodule IIC_WM( Clk, Rst_n, IIC_SCL, //iic时钟线 IIC_SDA //iic数据总线 ); input Clk;//系统时钟 input Rst_n...
原创
2018-07-04 21:00:20 ·
3010 阅读 ·
0 评论
关注
分享
扫一扫