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原创 数据总线发给FPGA实现多路并行独立串口

每路串口收发均挂上FIFO，本设计采用了8路并行串口，实现了数据发送控制

2019-10-29 17:14:03 1843

原创 FPGA从rom中读数

开发环境ise14.7 第一步将实现 module rom_top( input wire clk, input wire rst_n, input wire [8:0] rd_addr, output wire [7:0] ...

2019-10-23 16:08:37 3271

数据总线发给FPGA实现多路并行独立串口
利用串口上加FIFO，实现总线上数据由FPGA发送给不同的并行串口，vivado2017.4版本进行开发。代码为发送部分。

2019-10-29

波形数据生成器.exe
波形生成工具，给ROM IP核参数工具，可以直接生成coe文件

2019-10-23

空空如也

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