bugua_0808的博客

VIVADO2018与SYNPLIFY联合使用1、synplify生成网表文件.edf①新建工程，设置所选的FPGA型号。②添加源文件，可以源文件，也可以是包括很多源文件的文件列表（.v/.sv）。③根据需要添加约束文件.fdc。④点击RUN生成网表文件**.edf。2、vivado生成.bit文件。①创建工程。方法：打开vivado，创建工程→Next→设置工程存放目录及工程名→选择工程类型Post-synthesis Project→Next→Next→设置所选的FPGA型号→Next→

1. 打开vivado，打开已有工程或者新建工程。当工程存在时选择Open Project打开.xpr文件。当新建工程时，选择Create New Project（以下为新建工程及文件的操作步骤）。2. Vivado工程的建立（1）新建工程，对工程命名及选择保存路径。Next，选择RTL Project。Next，已有文件可以添加。Next，选择器件型号。Next，Finish。...

Vivado2018.3的使用Vivado版本更新后，与2014.3的使用略微有差别，但工程该有的步骤还是大同小异。第一步，打开Vivado2018的界面，清爽了不少。①可以选择打开已有工程，或者选择新建工程②设置工程名与工程保存路径。③选择RTL Project。④选择器件型号。⑤最后会显示工程项目摘要。第二步：为工程添加的文件：源文件、仿真文件、约束文件等。通过a...