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计算机原理与结构 实验3 《单周期微处理器设计》一、实验目的1、掌握：如何采用System Verilog设计时序逻辑电路；2、掌握：利用Quartus II / Modelsim 设计仿真CPU的基本原理和方法；3、掌握：指令系统的设计与实现方法。二、实验内容用System Verilog设计一个单周期的ARM微处理器，其体系结构描述如下：// 16 32-bit registers// Data-processing instructions// ADD, SUB, AND, OR

计算机原理与结构 实验2 《算术逻辑运算电路设计》一、实验目的1、掌握：如何采用Verilog设计组合逻辑电路；2、掌握：Quartus II 的外设器件引脚配置；3、了解：FPGA驱动USB-Blaster的安装。二、实验内容使用System Verilog设计一个四位二进制算术逻辑运算电路，完成加减乘除四个基本算术运算和与或非三个基本逻辑运算，采用FPGA开发板上的SW[1] - SW[4]作为输入，LEDR[1] - LEDR[5]作为输出（条件限制，可以模拟），实现设计好的算术逻辑运算单

计算机原理与结构 实验1 《计算机硬件描述语言》一、实验目的1、了解：System Verilog如何构建计算机硬件；2、了解：Quartus II中如何设置Modelsim工具的使用及联合仿真；3、 掌握：Quartus II 的设计方案输入；4、掌握：Modelsim对信号的仿真调试。二、实验内容某乘法器用 System Verilog 实现如下：module basic_base2_mul(x_in, y_in, p_out); parameter N = 8, M =