关于杰理芯片AC6901A学习记录

1.引脚篇

JL_PORTx->DIR：引脚的方向，0：输出，1：输入

如：JL_PORTA->DIR |= BIT(1);//将 PA01 设为输入

JL_PORTB->DIR &= ~BIT(6);//将 PB06 设为输出

JL_PORTC->DIR = -1;//将整个 C 端口的引脚全设为输入

JL_PORTD->DIR = 0;//将整个 D 端口的引脚全设为输出

JL_PORTx->DIE：引脚的模拟还是数字功能（输入模式有效），0：模拟引脚，1：数字引脚

如：JL_PORTA->DIE |= BIT(1);//将 PA01 设为数字引脚

JL_PORTB->DIE &= ~BIT(6);//将 PB06 设为模拟引脚

JL_PORTC->DIE = -1;//将整个 C 端口的引脚全设为数字引脚

JL_PORTD->DIE = 0;//将整个 D 端口的引脚全设为模拟引脚

JL_PORTx->PU ：引脚的上拉（输入模式有效），0：关上拉，1：开上拉

如：JL_PORTA->PU |= BIT(1);//PA01 开上拉

JL_PORTB->PU &= ~BIT(6);//PB06 关上拉（默认状态）

JL_PORTC->PU = -1;//整个 C 端口的引脚全开上拉

JL_PORTD->PU = 0;//整个 D 端口的引脚全关上拉

JL_PORTx->PD ：引脚的下拉（输入模式有效），0：关下拉，1：开下拉

如：JL_PORTA->PD |= BIT(1);//PA01 开下拉

JL_PORTB->PD &= ~BIT(6);//PB06 关下拉（默认状态）

JL_PORTC->PD = -1;//整个 C 端口的引脚全开下拉

JL_PORTD->PD = 0;//整个 D 端口的引脚全关下拉

JL_PORTx->IN ：引脚的电平状态，只读。（输入模式有效），0：低电平，1：高电平

如：(JL_PORTA->IN & BIT(1)) != 0;//PA01 读到高电平

(JL_PORTB->IN & BIT(6)) == 0;//PB06 读到低电平

JL_PORTx->OUT：引脚输出的电平（输出模式有效），0：输出低，1：输出高

如：JL_PORTA->OUT |= BIT(1);//PA01 输出高电平

JL_PORTB->OUT &= ~BIT(6);//PB06 输出低电平

JL_PORTC->OUT= -1;//整个 C 端口的引脚全输出高

JL_PORTD->OUT= 0;//整个 D 端口的引脚全输出低

JL_PORTx->HD ：普通引脚输出时的电流（输出模式有效），0：8mA，1：24mA

如：JL_PORTA->HD |= BIT(1);//PA01 开强驱

JL_PORTB->HD &= ~BIT(6);//PB06 关强驱（默认状态）

JL_PORTx->HD0：普通引脚输出时的内阻（输出模式有效），0：有 120Ω，1：无 120Ω

如：JL_PORTA->HD0 |= BIT(1);//PA01 去掉内阻，驱动能力更强

JL_PORTB->HD0 &= ~BIT(6);//PB06 有内阻（默认状态）