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Wishbone总线学习
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片上总线Wishbone 学习(十一)总线周期之块读操作
片上总线Wishbone 学习(十一)总线周期之块读操作异步周期结束方式 块读/写操作每次读/写数据多次。块读/写操作实际上是由顺序进行的多个单次读/写操作组合而成的。在同时存在多个主设备时,块读/写操作非常有用,一个块读写一般是不能打断的,比如一次DMA,如图9所示,在一次块操作中,CRC_O信号必须保持为高。同时为了保证整个块操作不被打断,LOCK_O也可以置原创 2011-11-13 20:49:26 · 4528 阅读 · 0 评论 -
片上总线Wishbone 学习(十)总线周期之单写读操作
片上总线Wishbone 学习(十)总线周期之单写读操作异步周期结束方式 单次写操作如图1所示。 在时钟上升沿0,主设备将地址信号ADR_O()、TGA_O()放到总线上,将数据信号DAT_O()、TGD_O()放到总线上,将WE_O置高表示写操作,将适当的SEL_O()信号置高通知从设备数据总线DAT_O()的哪些信号是有效的,将CYC_原创 2011-11-09 15:59:46 · 4493 阅读 · 2 评论 -
片上总线Wishbone 学习(九)总线周期之单次读操作
片上总线Wishbone 学习(九)总线周期之单次读操作异步周期结束方式 单次读操作每次操作只完成一次读或者写,是最基本的总线操作方式。但是,Wishbone主设备或者从设备也可以不支持单次读/写操作,甚至没有地址和数据总线。 单次读操作如图1。在时钟上升沿0,主设备将地址信号ADR_O()、TGA_O()放到总线上,将WE_O原创 2011-11-09 13:35:13 · 9050 阅读 · 1 评论 -
片上总线Wishbone 学习(八)周期的同步结束和异步结束
片上总线Wishbone 学习(八)周期的同步结束和异步结束 为了实现在给定时钟频率下的最大可能吞吐量,Wishbone采用了周期异步结束方式。这样做的结果是从主设备的STB_O到从设备的ACK_O/ERR_O/RTY_O再到主设备的ACK_I/ERR_I/RTY_I输入形成了一个异步回路,如图1所示。在大型SoC设计中,该回路往往成为整个设计的关键路径,限制系统时钟频率的原创 2011-11-09 12:47:14 · 4026 阅读 · 0 评论 -
片上总线Wishbone 学习(十三)总线周期之RMW操作
片上总线Wishbone 学习(十三)总线周期之RMW操作 在操作系统中,有一种重要的进程间的同步机制称作信号量机制。信号量即当前可用资源的计数。信号量是一个用来实现同步的整型或记录型(Record)变量,除了初始化外,对它只能执行等待和释放这两种原子操作。一次对信号量的等待操作是获得信号量的过程,读取当前信号量的值,如果发现有可利用资源,则将信号量减1,否则进入等待状态原创 2011-11-27 22:06:34 · 4627 阅读 · 0 评论 -
片上总线Wishbone 学习(四)接口信号定义
片上总线Wishbone 学习(四)接口信号定义 所有的Wishbone接口信号都是高电平有效,设计成高电平有效的主要原因是由于低电平有效信号的书写问题,不同的设计者表达低电平有效信号的方式不同,拿最常见的低电平有效的复位信号来说,其表示方法就有_RST_I、N_RST_I、#RST_I和/RST_I,而高电平有效的信号其表达方式通常只有一种。 所有的Wishbon原创 2011-11-03 08:07:14 · 8384 阅读 · 0 评论 -
片上总线Wishbone 学习(三)Wishbone互联的类型
片上总线Wishbone 学习(三)Wishbone互联的类型 Wishbone可变互连方式允许系统工程师可以采用不同的IP核互连方式,以满足不同场合的要求。Wishbone规范支持的互联类型有四种:点到点、数据流方式、共享总线、交叉(Crossbar)互连方式。这四种互联方式在Wishbone规范中有明确的定义。 下面介绍四种Wishbon原创 2011-11-03 00:56:50 · 6966 阅读 · 2 评论 -
片上总线Wishbone 学习(七)总线周期之握手协议
片上总线Wishbone 学习(七)总线周期之握手协议 由于在整个总线周期,CYC_O必须始终保持有效,因此,此后我们将在给出的图中忽略该信号,只在必要的时候给出。 握手发生在主设备和从设备之间。握手协议是主设备和从设备在握手时所遵守的共同规则。如图6,当主设备准备好,它将STB_O信号置高。STB_O信号一直为高,直到从设原创 2011-11-03 23:13:25 · 5675 阅读 · 0 评论 -
片上总线Wishbone 学习(六)总线周期之操作发起
片上总线Wishbone 学习(六)总线周期之操作发起 一个总线周期由至少一次总线操作构成。操作总是由主设备发起,主设备发起的操作可以是单次读/写、块读/写或者RMW操作。当主设备将CYC_O置为高时,一个总线周期开始。总线周期开始后,当主设备将STB_O置为高时,一次总线操作开始。当主设备将CYC_O置为低时,主设备的所有其他信号没有意义。从设备只在CYC_I为高时原创 2011-11-03 23:13:12 · 4414 阅读 · 0 评论 -
片上总线Wishbone 学习(五)总线周期之复位操作
片上总线Wishbone 学习(五)总线周期之复位操作总线周期概述 一个总线周期由多个不可分的时钟周期构成,完成单次读/写操作、块读/写操作或者读改写操作。总线周期也分为单次读/写周期、块读/写周期和读改写周期。一次块读/写总线周期完成多次数据读/写操作。一般情况下,一次操作由主设备和从设备控制信号间的一次握手,以及同时进行的地址和数据总线的一次传输构成。块操原创 2011-11-03 21:01:05 · 4631 阅读 · 0 评论 -
片上总线Wishbone 学习(二)Wishbone总线标准介绍
片上总线Wishbone 学习(二)Wishbone总线标准介绍Wishbone总线产生、发展 市场是推动技术前进的主要动力,人们对各种电子产品不断的更新,更好,更完美的追求刺激了技术的不断升级和创新。反映在IC设计领域,人们开始追求芯片的系统化,单一化,整体化,突出强调从宏观上提高芯片上的性能。SoC正是在这样的环境下孕育而生,并获得了快速的发展。调查,2004原创 2011-11-02 21:00:00 · 8997 阅读 · 0 评论 -
片上总线Wishbone 学习(一)片上总线综述
片上总线Wishbone 学习(一)片上总线综述1 引言 传统的IC设计方法已无法适应新的SoC设计要求,需要根本的变革,即从以功能设计为基础的传统IC设计流程转变到以功能整合为基础的SoC设计全新流程。SoC设计以IP的设计复用和功能组装、整合来完成。SoC设计的重点为系统功能的分析与划分、软硬件功能的划分、IP 的选择与使用、多层次验证环境和外界设计咨询服务等。随着原创 2011-11-02 14:55:46 · 12356 阅读 · 1 评论 -
片上总线Wishbone 学习(零)前言
片上总线Wishbone 学习(零)前言 为了更加升入的理解片上系统,比如S3C2440等,今天开始学习片上总线。首先学习Silicon的Wishbone,之后学习ARM的AMBA。之所以先学习Wishbone,主要是因为Wishbone是一个轻量级规范,适合入门学习。原创 2011-11-02 08:04:19 · 6434 阅读 · 0 评论 -
片上总线Wishbone 学习(十二)总线周期之块写操作
片上总线Wishbone 学习(十二)总线周期之块写操作异步周期结束方式 块写操作的例子如图1所示。图1的一次块写操作由五个相互关联的单次写操作完成。 在时钟上升沿0,主设备将地址信号ADR_O()、TGA_O()放到总线上,将数据信号DAT_O()、TGD_O()放到总线上,将WE_O置为高表示写操作,将适当的SEL_O()信号置高通知从设备将数原创 2011-11-15 00:30:22 · 4996 阅读 · 2 评论