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RSS订阅原创 FPGA综合器
磨蹭了很久，终于决丢写一个verilog 的综合器，并开源出去，希望通过这个小项目来获得一定的编程经验，并对底层代码调试获得更好的经验，初期安排大约半年的时间吧。 包括以下几个部分： 1. IDE: 文本的IDE，能够高效的进行关键词提示，并实时显示建议语法（后面完成） 2. 编译器：能够读入语句并进行词法翻译 3. 布线：算法的设计，保证高效布局 每个部分大概需要一个月
2011-11-11 12:34:54
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空空如也
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