FPGA学习
文章平均质量分 68
浩瀚之水
这个作者很懒,什么都没留下…
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Verilog中parameter和define的区别
1、语法 声明: parameter xx = yy; `define XX YY 使用: xx `XX 2、作用域 parameter 作用于声明的那个文件;`define 从编译器读到这条指令开始到编译结束都有效,或者遇到`undef命令使之失效。 如果想让parameter或`define作用于整个项目,可以将如下声明写于单独文件,并用`include让每个文件转载 2013-12-16 21:49:02 · 809 阅读 · 0 评论 -
FPGA中wire与reg类型的区别
wire表示直通,即只要输入有变化,输出马上无条件地反映;reg表示一定要有触发,输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型,可能是多位或为使程序易读。wire只能被assign连续赋值,reg只能在initial和always中赋值。wire使用在连续赋值语句中,而reg使用在过程赋值语句中。 在连续赋值语句中,表达式右转载 2013-12-16 21:54:47 · 522 阅读 · 0 评论