FPGA
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悟OO道
这个作者很懒,什么都没留下…
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ZYNQ FPGA嵌入式开发 - 小梅哥(三)
Xilinx SDK SOC PS原创 2023-01-18 14:27:11 · 184 阅读 · 0 评论 -
ZYNQ FPGA嵌入式开发 - 小梅哥(二)
Xilinx SDK PS原创 2023-01-18 14:20:11 · 2099 阅读 · 0 评论 -
ZYNQ FPGA嵌入式开发 - 小梅哥(一)
xlilinx soc ps原创 2023-01-18 14:10:50 · 524 阅读 · 0 评论 -
boot.bin 流程
U-BOOT流程: 1.内核由U-Boot引导。 2.U-Boot由FSBL引导、启动。 3.FSBL由ZYNQ片内BootROM引导、启动。启动设置: MIO3-5 引脚设置启动方式 SD、qpsi、nor flash、nand flash等。QSPI 启动流程: 1. 初始化MIO引脚 2. 初始化QSPI设备, 驱动QSPI设备 3. 对QSPI读写测试 4. 从QSPI中读取BOOT.bi...原创 2022-05-22 10:26:55 · 584 阅读 · 0 评论 -
FPGA设计-时序约束
1.FPGA时序约束以及高速ADC约束实例2.TDC进位延时链设计以及研究3.TDC的精度以及自动校正算法的实现STA:Static Timing AnalysisSTA(Static Timing Analysis,即静态时序分析)在实际FPGA设计过程中的重要性是不言而喻的,其作用是:1.帮助分析和验证一个FPGA设计的时序是否符合要求;2.指导fitter(布线综合器)布局布线出符合要求的结果;简单地说,静态时序分析(STA)告诉我们电路的实际表现如何,而...转载 2022-04-27 08:21:33 · 932 阅读 · 0 评论 -
FPGA的RTL_Viewer图如何查看
一、以一小段时钟模块代码为例,说明一下RTL图如何查看,代码如下: --1s时钟模块 Module_1Hz : process(clk) begin if(clk'event and clk='1')then if(cnt_50MHz=49999999)then cnt_50MHz<=0; else cnt_50MHz<=cnt_50MHz+1; end if; if(cnt_50MHz&转载 2022-04-26 14:21:12 · 2667 阅读 · 0 评论 -
FPGA基础学习(7) -- 内部结构之CLB
FPGA基础学习(7) -- 内部结构之CLB目录1. 总览 2. 可配置逻辑单元 2.1 6输入查找表(LUT6) 2.2 选择器(MUX) 2.3 进位链(Carry Chain) 2.4 触发器(Flip-Flop) 参考文献:一直以来,觉得自己关于FPGA方面,摸不到“低”——对底层架构认识不清,够不着“高”——没真正独立做过NB的应用,如高速、复杂协议或算法、神经网络加速等高大上的应用,所以能力和认识水平都处于中间水平。这段时间做时序优化,感觉心有余而力不足了转载 2022-04-23 08:14:30 · 566 阅读 · 0 评论 -
FPGA——LUT/FDRE/FDCE/FDSE/FDPE
FPGA——LUT/FDRE/FDCE/FDSE/FDPE查找表(Look-Up-Table)LUT就是查找表,对于4输入的LUT而言,实际上就是4位地址位,一位数据位的存储器,能够存储16位数据,所以我们在FPGA设计中可以用LUT组建分布式的RAM。LUT的一个重要功能是逻辑函数发生器。本质上,逻辑函数发生器存储的是真值表(Truth Table)的内容,而真值表则是通过布尔表达式获得。在vivado中,打开网表文件,选择相应的LUT,在property窗口中可以看到真值表。如果用6输入的转载 2022-04-23 08:20:38 · 6154 阅读 · 2 评论 -
FPGA RTL
RTL在电子科学中指的是寄存器转换级电路(Register Transfer Level)的缩写,也叫暂存器转移层次。FPGA设计可以包括为RTC模块设计与组合模块设计,RTL模块又是FPGA设计中的主要难题。分享一下在学习过程中的心得体会。我学了有一段时间的FPGA,刚开始我只知道RTL模块是与时间有关,表面理解为里面的赋值符号要用(<=),而组合逻辑里面的赋值符号要用(=),这是我对FPGA这两大模块的初步影响,并不理解这是什么意思(更不理解教科书上的什么阻塞,很让人头痛),后来随着学习的深入转载 2022-04-23 08:09:49 · 6270 阅读 · 0 评论