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RSS订阅原创 ERROR: overwriting previous definition of module ‘XXX‘ (VERI-1206)
结论：因为工程中重复添加了rue_dual_port_ram文件。
2023-10-31 09:38:47
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原创 【无标题】This project has been opened by another efinity instance
说明：（1）软件自动即出可能有些进程没有关闭。（2）目录中有中文路径。
2023-10-07 08:51:25
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原创 易灵思programmer烧写用户数据到flash
如下图，和正常通过SPI Active using JTAG Bridge配置程序一样的，只是我们看到FPGA显示的是unKnown。另外在下面的starting Flash Address位置指定flash的写入地址。今天有客户提出怎样把用户数据写入到flash的操作，本来以为写的programmer都不支持了，但是经过多次验证发现还是可以的，可能之前的验证哪里有点问题吧。点击右侧的“+”添加文件，并指定相应的地址。并在output File中输入合成后的文件名。然后点击Aplly生成文件。
2023-06-25 14:04:37
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原创 win11家庭版远程桌面解决方案
（2）通过文件夹中的RDPConf.exe来检测状态(右键以管理员身份运行)，我的问题是红色显示Listener state: Not Listening [Not supported]，这说明在rdpwrap.ini中没有支持我的10.0.22612.608版本，这个版本既可以在RDPConf.exe看到也可以打开C:\Windows\System32目录下的termsrv.dll的属性来看。这个可以自己打开路径看看。于在在github搜索相关能够支持相应版本的rdpwrap.ini文件，终于在。
2023-06-25 14:02:27
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原创 please run routing first
(1)编译时Error in runing process. Failed to start.(2)编译过程直接从Placement and Routing 跳到了Generate bitsteram过程目前的解决方案是重装软件 。
2023-02-12 20:04:00
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原创 Efinity更新版本可能遇到的问题
今天用新版本2022.2打开2022.1版本的工程进行编译，结果出现以下错误。Efinity用新版本的软件打开老工程时，可能会出现编译不能通过的情况，并且打不开interfacef designer界面。这个主要是因为新版本interface designer与老版本有差异。当然编译过程中也会有一些提示。如上图中提示为Reason:attribute conn_type=' ':valu...
2023-02-12 19:36:00
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原创 HYPERAM 仿真不能通过
易灵思生成的IP是加密的不能直接用于modelsim仿真但是在生成的IP目录下的Modelsim里面有可以用于仿真的文件，另外直接参考modelsim.do可以知道应该使用哪个文件。...
2023-02-09 11:20:00
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原创 易灵思Ti60F100 Flash处理方案
转载自：Ti60F100 Flash处理方案 (qq.com)Ti60F100内部合封一片flash。在使用过程中有很多人遇到过这样或者那样的问题，比如RISCV 不能读写flash，程序无法加载。在这里简单总结下。(1)使用SPI Flash block。在interface中选择SPIFlash。右键添加spiflash block.在SPI Flash Resource中选择SPI...
2023-02-01 19:11:00
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原创 易灵思MIPI CSI 自环调试步骤
转载自：易灵思MIPI CSI 自环调试步骤 (qq.com)最近在帮助客户分析MIPI的问题，所以有此总结。第一次使用MIPI的人可能不知道怎么在易灵思平台上下手，今天我们来分享下MIPI的调试过程。一、平台介绍软件：Efinity2022.1.226.4.3硬件平台：易灵思的IMX477子卡加上代理商中印云端(全称：中印云端(深圳)科技有限公司)制作的Ti60F100核心板。...
2023-01-31 16:20:00
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原创 解决Cyclone V在 Quartus Prime 18.1 编译之后打不开PLL Megawizard 的问题
原文链接：https://blog.csdn.net/sinat_31206523/article/details/86748556解决 Quartus Prime 18.0 编译之后打不开PLL Megawizard 的问题解决 Quartus Prime 18.0 编译之后打不开PLL Megawizard 的问题Background不多说，使用Quartus II 13.0 的工程 挪...
2021-09-28 20:22:00
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原创 INTEL FPGA去隔行IP DEMO
(1)Products -> Intellectual Property(2)Video Processing(3)Getting Started下面可以找到相关demo.Cyclone V GT FPGA Development Board的demo有关于去隔行IP的相关用法。(4)Download Reference Design...
2021-02-19 15:23:00
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原创 FPGA烧写程序总是失败
我有一台笔记本和一个台式机。最近用台式机烧写程序时台式机总是烧写失败，要么提示Error (209040): Can't access JTAG chain，要么就提示别的错误，两个星期来反复尝试，一次也不能成功。但是如果用笔记本烧写却可以。求教朋友，并按他的要求从官网上下载了一个programer重新安装，如此问题得到了解决。结论：猜想是驱动出现了问题。...
2019-09-10 09:02:00
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原创 mixer中动态Alpha通道处理案例
本案例处理的是RGB+a，每个色彩的采样为10位位宽。1、在Mixer IP中打开Alpha Blending Enable 和Alpha Input Stream Enable。这样在Block Diagram中可以看到din0_data位宽为80位，而dout_data依然为60位位宽。2、在FrameBufferII IP、Scaler II IP和CVI ii中都要把Numbe...
2018-10-29 18:04:00
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原创 Verilog有符号数处理
内容主要摘自以下两个链接：https://www.cnblogs.com/LJWJL/p/3481995.htmlhttps://www.cnblogs.com/LJWJL/p/3481807.html现在FPGA编译器都支持verilog有符号运算的综合，并且综合后的有符号数都是以补码形式存在，明白点说，就是编译器可以自动把有符号数编码成补码形式。具体在有符号数处理过程中注意那些点...
2018-09-06 18:18:00
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原创 GXB动态重配置
可选择重配置逻辑(Optional Reconfiguration Logic)使能选项：• Capability registers• Control and status registers• PRBS soft accumulators (Native PHY IP core only)两级仲裁1、重配置接口与PreSICE校正引擎仲裁2、Native PHY/PLL ...
2018-08-27 14:48:00
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原创 c语言结构体定义的几种形式
转自https://blog.csdn.net/ziguo2010/article/details/798973271、最常用定义方式：定义结构体data，此时结构体相当于一个类型，比如int，如需使用此结构体，方法同intstruct data{charaa;charbb;charcc;int dd;};struct data ...
2018-08-17 09:35:00
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原创 NIOS II 之串口学习
UART中有6个寄存器分别为control, status, rxdata, txdata, divisor，endofpacket.的寄存器是16位位宽的。UART会产生一个高电平的中断，当接收到数据或者准备好发送下一个字符时UART IP核使用逻辑0表示mark,逻辑1表示space.1. even 每个字节传送整个过程中bit为1的个数是偶数个(校验位调整个数) 2. odd 每个...
2018-08-16 20:54:00
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原创 C语言的转义字符
原文地址：http://blog.163.com/sunshine_linting/blog/static/44893323201181325818165/在字符集中，有一类字符具有这样的特性：当从键盘上输入这个字符时，显示器上就可以显示这个字符，即输入什么就显示什么。这类字符称为可显示字符，如a、b、c、$、+和空格符等都是可显示字符。另一类字符却没有这种特性。它们或者在键盘上找不到对应...
2018-08-16 19:38:00
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原创 C语言中extern的用法
extern用在变量或函数的声明前，用来说明“此变量/函数是在别处定义的，要在此处引用”。 extern修饰变量的声明。 举例：若a.c中需引用b.c中的变量int v，可以在a.c中声明extern int v，然后就可以引用变量v;需要注意的是，被引用的变量v的链接属性必须是外链接(external)的，也就是说a.c要引用到变量v，不只是取决于在a.c中声明exter...
2018-08-16 18:31:00
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原创 C语言中结构体(struct)的几种初始化方法
转自https://www.jb51.net/article/91456.htm本文给大家总结的struct数据有3种初始化方法 1、顺序 2、C风格的乱序 3、C++风格的乱序下面通过示例代码详细介绍这三种初始化方法。1)顺序 这种方法很常见，在一般的介绍C的书中都有介绍。顺序初始化的特点是: 按照成员定义的顺序，从前到后逐个初始化；允许只初始化部分...
2018-08-16 14:21:00
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原创 PIO学习
边沿捕获 PIO可以对输入进行边沿捕获，它可以捕获上升沿、下降沿和双沿，当检测到边沿时PIO会把它存在edgecapture 寄存器之内； 打开Synchronously capture 时，会生成一个边沿捕获寄存器，edgecapture ，Enable bit-clearing for edge capture register 打开之后，可以清除单独位的沿捕获寄存器，清除给定的...
2018-08-15 21:18:00
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原创 CDR锁定方式
每个通道的PMA包括一个通道PLL可以配置成接收器CDR。还可以把通道1和4的PLL配置成CMU PLL用于发送器。CDR有两种锁定方式1、Lock-to-Reference Mode(LTR)在LTR模式，PFD跟踪接收通道的参考时钟，PFD控制充电泵调谐CDR中VCO，rx_is_lockedtoref状态信号拉高表示CDR锁定到了参考时钟上。注意：在LTR模式下，PD处于失效...
2018-08-14 17:57:00
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原创 PHY过采样问题
什么频率下进行过采样 ？？ 按时程序是LMDS时钟小于100M时会进行过程采样，实际上PHY的文档上也有明确的说明：The minimum operational data rate is 1.0 Gbps for both the transmitter and receiver. Fortransmitter data rates less than 1.0 Gbps, oversam...
2018-08-14 17:41:00
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原创 PLL与PHY的连接：通道绑定或者不绑定
用到的术语：clock skew的产生 延时与时钟线的长度及被时钟线驱动的时序单元的负载电容、个数有关由于时钟线长度及负载不同，导致时钟信号到达相邻两个时序单元的时间不同于是产生所谓的clock skew1、不绑定配置 在不绑定配置中，PLL只为Native PHY提供高速串行时钟，而低速的并行时钟由各通道的本地的CGB生成。由于在不绑定配置中各通道互不相干，所以通道之间的clock...
2018-08-11 11:04:00
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原创 4k项目--PHY通道绑定的两种模式
1、通道绑定有两种模式：• PMA bonding• PMA and PCS bondingGT通道是不支持通道绑定的2、PMA绑定 PMA绑定减少了PMA之间的通道之间的Skew。并且在PMA绑定中，只有PMA部分的数据路径是Skew补偿的，而PCS是没有的。(1)两种PMA绑定方案在Arria10器件中，有两种绑定方案• x6/xN bonding• PLL feedba...
2018-08-11 11:03:00
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原创 hdmi中深度色彩像素打包
4个色彩像素包模式：24- 30- 36- 48-不同模式下tmds时钟与与像素的比是位宽与24的比值。 24 bit mode: TMDS clock = 1.0 x pixel clock (1:1)。30 bit mode: TMDS clock = 1.25 x pixel clock (5:4)。 36 bit mode: TMDS clock = 1.5 x pixel cl...
2018-08-11 11:01:00
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原创 HDMI EDID 处理过程
DDC的参数 EDID是一种VESA 标准数据格式，其中包含有关监视器及其性能的参数，包括供应商信息、最大图像大小、颜色设置、厂商预设置、频率范围的限制以及显示器名和序列号的字符串。EDID数据标准：EDID(Extended Display Identification Data Standard)至今已发布到第三版本，即EDID Version 3，前面分别有EDID Version ...
2018-08-11 11:00:00
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原创 HDMI SCDC处理过程
SCDC State and Control Data Channel 接收端如果有SCDC，应该在E-EDID中包含一个有效的HF-VSDB，并且把SCDC_Present位设置为1。在访问SCDC之前，源端必须验证接收端E-EDID中，包含一个有效的HF-VSDB并且SCDC_Present位要设置为1，否则源端不能访问SCDC。 HF-V...
2018-08-11 10:59:00
113
原创 IOPLL动态重配
连接Avalon -MM接口mgmt_waitrequest:当 PLL 重配置进程开始后，此端口变高并在 PLL 重配置期间保持高电平。 PLL 重配置进程完成后，此端口变低。 I/O PLL重配写操作步骤：1、 为mgmt_address和mgmt_writedata设置有效值，并且使能mgmt_write一个mgmt_clk周期2、 重复步骤1共8次3、 为m...
2018-08-11 10:58:00
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原创 C++与C语言在结构体上的区别
用Nios 实现逻辑上很清楚，只是C++用switch语句后，写的很麻烦，主要是Switch语句很长吧。另外要记录下：struct在C++中，在a文件中定义在b文件中定义变量是可以的，但在C语言中，定义变量时要加上struct 如下：A.cstruct dim{ int x; int y ;}B.c#include"A.c"struct dim_exm ...
2018-08-11 10:44:00
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原创 VIP之Switch
Switch II最大能连接12路输入与12路输出不能合并数据数每个输入可以驱动多个输出每个输出只能被一个输入驱动当输入没有连接到输出时，可以禁止掉每个被禁止的输入可以设置成停止或者消耗模式。停止模式时输入把它的ready信号拉低；消耗模式时输入把它的ready信号拉高；支持最大4个并行像素。现在发现switch IP很难启动，可能在某个点上设置有问题，...
2018-08-11 10:26:00
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原创 VIP之CSC
Color Space Converter II(CSC)不同的色彩空间用于不同的设备。如RGB一般用于电脑显示器，YCbCr一般用于数字电视，IP还支持最小和最大的保护带【个人理解，这里的保护带似乎是说把数据限制在一定的范围】进行色彩空间转换需要9个系数(coefficients)和三个被加数(summands)九个系数[A0, A1, A2, B0, B1, B2, C0, C1, C...
2018-08-11 10:25:00
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原创 VIP之Scaler
VIP Scaller II从以前的时序来看当把2160p分辨率经过Scaller之后，变换为1080p输出的数据再经过CVO处理之后，输出的帧结构不正常，有效数据组成一个行，无效数据也是一行.而我们只需要保留一行数据就行，只能通过ScallerII的valid信号来控制Frame Buffer的in_valid来控制存储。后来证明以上的分析是错误的：实际上是输入的2160p是...
2018-08-11 10:24:00
42
原创 VIP之FrameBuffer
2、VIP Frame Buffer1、原来我是一直存在一个疑惑，demo上说VIP Frame Buffer输出是固定的60fps，但是在NiosII的程序中我没有找到设置输出为60fps的设置，怎么会这样呢？想来想去觉得是CVO的dout_rdy信号实现了所谓的60fsp.2、搞明白了什么是双缓存和三缓存双缓存 在双缓存模式中，IP核会在外部存储器中开辟两帧缓存器。一个用...
2018-08-11 10:22:00
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原创 VIP之MixerII
1、VIP Mixer IIMixerII的每一个输入通道都必须通过Frame Buffer来或者Frame Reader驱动，才能保证数据在正确的时间送入到MixerII中。Downscale不能把输出的数据给Mixer，因为Mixer的输入要求是连续的数据，但是Downscale不能生成连续的数据，帧缓存是为了保证给Mixer满足要求 的数据从上图可以看到图像的右上角出现了一个小画面，本...
2018-08-11 10:19:00
30
sil9777 芯片资料
2018-06-26
Processing RAW Images in MATLAB
2018-05-06
IEC60958-3-2006
2017-04-24
QuratusPrame16.1破解器
2016-12-25
LVDS中文手册
2016-12-21
QuartusPrame16.0和16.1 lisence
2016-12-07
空空如也
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