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原创 【FPGA时钟分频及对采集信号平均输出】

在采集任务里面，需要用到对一组信号进行采集，并输出平均值。通常是采用RAM表储存后再寻址累加，但对于不关注中间值，只关注平均后的值，可以直接累加后平均输出，同时输出一个分频时钟周期。最终得到的是每16个时钟周期的平均信号，这里扩充了4位为了避免平均时小数被忽略，不需要的直接再减小4位就好了。时钟分频分别为2，4，8，16，输入一个步进信号，每16个周期累加，并在周期结束时输出平均值，符合设计。