Verilog
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grin2
这个作者很懒,什么都没留下…
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Verilog 赋值问题
本文原创,转载请联系原作者并注明出处Verilog中的赋值包括连续赋值和过程赋值两种方式。一、连续赋值连续赋值是**数据流级建模,使用assign进行赋值,并且使用assign a = b;的描述方式。连续赋值是要求assign左值必须是标量或者线网类型wire,不能是reg,对右操作数无要求。assign语句的执行时并行执行,assign语句出现的先后并不会影响赋值顺序。assign是持续驱动,总是处于激活状态,有变化立刻进行更新。assign 可以进行赋值延迟,控制对线网赋予新值的时.原创 2021-03-30 12:50:25 · 5653 阅读 · 0 评论 -
从本质上谈Verilog与C语言的区别
浅谈Verilog与C语言本文原创,转载请联系作者并注明出处初学Verilog的朋友一般都会觉得,Verilog好像没那么难,和C语言很像,那我直接按照C语言来学习Verilog不也是一样的吗?不可否认,Verilog是基于C语言发展而来,Verilog和C语言有许多共同之处,但两种语言有着本质的区别。要想学好Verilog,就得从本质上去了解这两者的区别,我们一起来看看吧。一、硬件描述VS软件描述Verilog是一种硬件描述语言,作用是进行电路设计,可以描述电路的功能、连接和时序。他关心的不仅原创 2021-03-30 11:45:28 · 9828 阅读 · 2 评论 -
Verilog学习之数据常量表达与位宽
Verilog学习之数据常量表达与位宽Verilog的表示形式Verilog中整数,整型常量即整常数有以下4种进制表示形式:1)二进制(b或B);2)十进制(d或D);3)十六进制(h或H);4)八进制(o或O)。数字表达式分为三种:1)<位宽><进制><数字>,这是最完整的形式。2)<进制><数字>,数字的位宽采用默认...原创 2019-04-20 19:38:47 · 41666 阅读 · 0 评论