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RSS订阅转载 SPI SLAVE
SPI模块基本设计都是master/slave一体，可以减少IO的占用。master接口设计，比较简单因为SPI模块自己是发起方，数据发送和接收的SPISCLK是自主可控的。但是，SPI当slave接口时，spi_sclk来自芯片外部的master。因此，高速模式时，对系统时钟sysclk和spi_sclk有要求，它会涉及到几个问题，1、带宽；2、首字节如何发送；3、后续字节如何发送。 1、带宽 现在我们用的很多ST的MCU芯片SPI主从接口都是叫SSP，它的问题是master模式可以做到很高速度。但是s
2021-11-09 09:12:33
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空空如也
做SOC有前途吗？需要学的东西太多了，
2021-09-22
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