2019年TI电赛总结

本人某不知名大学菜鸡一个。。

近几年比赛分析:

首先,TI公司承办了未来好几年的电子设计竞赛。TI杯近几年出题还是很有技术的,省赛好多题目可以说是为国赛做准备的,所以想要参加国赛取得好成绩的同学,就要提前参加省赛或者做一做省赛的相关题目。之前不是TI举办的国赛题目的话,参考就好。

近几年的题目,TI还是想推销自己的低功耗的元器件,比如说充电小车这种题。关于题目难度,会存在难度分配不均,可能是我参加正好是第一年TI出国赛题目吧。当然,看似简单的题目,想要拿好奖也是很难的,因为选题的人数众多,你要是做的一般,就很难在众多作品中脱颖而出。其他题目嘛,除了专业性很强的题目外,还是很中规中矩的。

比赛准备:

赛题发布前几天会有元器件清单,这个很重要 很重要 很重要,一定要看,然后提前准备你认为有用的材料(在比赛过程中的元器件价格是平时的好几倍还要狠,店家疯狂涨价)。元器件清单出来,B站上会有押题的视频可以参考一下。比赛都是提前准备的,尤其是国赛,比赛的三四天时间想做出国奖水平是做不完的。

压完题目那几天没事的话就开始做吧,有些压题能压中百分之四五十,做出来相当于你提前就完成了要求的一小半了。

除比赛之前要做充分的准备外,每年的好题目也要提前做,提前两三个月就行,题目要有选择性地做(比如你要选控制题,就不用做以前的电源题了)。在说一遍,比赛前几天一定要买充分的材料,越多越好不封顶。

其他关于状态调整之类的,我就不多说了。

比赛过程:

第一天早上七点半出题,题目会发布在电赛官网上。拿到题目先大致都看一遍,有个印象,然后跟队友讨论,找到你们感兴趣并且觉得有能力做的题目(一般都会提前做好准备什么的,赛前会有器件清单,然后b站上很多押题的视频直播)。如果你们早就有准备的话,尽量就不要改了,定题目尽量不要耽误太多的时间,两个小时差不多就选好了。重要的是方案,讨论出一个合理的可实现的方案可以说比赛完成了一半了,方案真的是太重要了,重要性甚至超过了题目本身(终于知道为啥买策划卖方案赚钱了)。一个好的方案需要团队一起讨论,集思广益,千万不要还没做就随便否定好的方案。方案包括做什么,整体的框架先有,然后研究题目的要求怎么一步步实现,切记不要有了一点想法就干,不要盲目,好的方案真的太重要了,比赛最后比的就不是能力了,而是谁的方案更优。

好的方案真的可以减少工作量。讨论差不多就赶紧实践,越快越好。第一天我觉得应该熬夜,因为第一天搞出来大部分的话对于之后的进展也是一种鼓励与信心。

最后一天晚上,能不测试就别瞎动了,我们的无人机最后晚上测试炸鸡然后着急换上新的鸡架没有调试就封箱了,就感觉有点坑,所以最后几个小时做好了就不要在测试了。封箱也要注意,因为好多人做的很好,封箱时候没注意,测试的时候散架了,这跟谁说理去。


最后,技术才是王道,踏实学习技术,不断充实自己,让自己的大学不荒废。

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2020ti电赛的E题是一个有趣的挑战。这道题目要求参赛者使用Verilog语言设计一个时钟模块,并通过FPGA实现该模块的功能。 时钟模块在数码时钟、计时器、通信协议等许多电子设备中都是非常重要的组成部分。设计一个时钟模块需要考虑到准确性、稳定性和功耗等因素。 在解答这道题目时,我首先会设计一个计数器,用于记录时钟的周期。然后,我会在Verilog代码中实现时序逻辑,以便将计数器的值转换为时、分、秒等可读的形式。 我会使用Verilog中的时钟分频器和计数器功能来实现这个模块。时钟分频器可以将输入时钟的频率降低到合适的范围,而计数器则可以记录时钟的周期。此外,我还会使用Verilog中的时序逻辑操作来进行时钟的功能转换。 在设计过程中,我会注重时钟模块的精度和稳定性。我会选择合适的时钟源,并对时钟信号的延迟进行调整,以确保模块的输出准确无误。另外,我也会考虑到功耗的问题,尽量优化设计以减少功耗。 在完成Verilog代码的编写后,我会使用FPGA来实现时钟模块。通过FPGA的可编程特性,我可以将Verilog代码下载到FPGA芯片中,从而将设计的时钟模块体现在实际硬件中。 总之,2020ti电赛的E题是一个有挑战性的题目,要求参赛者设计一个完整的时钟模块。在回答这道题目时,我会注重准确性、稳定性和功耗等因素,并将Verilog代码通过FPGA实现,使设计的时钟模块能够在实际硬件中运行。
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