FPGA相关
coding_ali
这个作者很懒,什么都没留下…
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verilog中的initial语句
首先说说结构化过程语句,在verilog中有两种结构化的过程语句:initial语句和always语句,他们是行为级建模的两种基本语句。其他所有的行为语句只能出现在这两种语句里 与C语言不通,verilog在本质上是并发而非顺序的。verilog中的各个执行流程(进程)并发执行,而不是顺序执行的。每个initial语句和always语句代表一个独立的执行过程,每个执行过程从仿真时间0开转载 2013-08-14 13:44:56 · 11816 阅读 · 0 评论 -
fifo 以及几个信号的理解
用Quartus II的MegaFunction中的FIFO时,通常会用到wrusedw或rdusedw这两个信号,前者标志当前FIFO已经被使用了多少Word,后者表示当前FIFO还有多少Word可供读取。需要注意的是,若在二者已经达到了最大值时继续进行相应的读写操作,则二者均会溢出,并非保持最大值或某一数值。例如:设置FIFO有16个Word,则二者均有4位(4位二进制数刚好可以表示16个数值转载 2013-08-16 10:55:46 · 2850 阅读 · 0 评论 -
verilog里的timescale以及国际单位制前缀
`timescale x/y 其中x表示时间单位,y表示时间精度 则在仿真的时候,写出#500,则表示500*x这么长的时间 如果写成#1.2,则需要考虑精度问题,1.2是否可以在y这个时间精度内表示出来,如果可以,则表示1.2*x这么长的时间,否则表示1.2精度取整之后再乘以x这么长的时间。 ====================================转载 2013-09-29 16:51:12 · 1956 阅读 · 0 评论