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本文通过设计一个序列检测器，使用Moore状态机检测序列1101，阐述了状态机的Verilog HDL实现。在实际编写过程中遇到的Vivado软件报错问题，如generate for循环语法错误和参数PERIOD的运算限制，揭示了基础不牢固和对Verilog语言理解的不足。作者强调了实践中学习的重要性，并分享了错误代码以供读者学习和找出问题。
设计一个序列检测器，检测序列1101，检测到输出1，否则输出0.
用状态机来实现序列检测器是非常合适的，下面先给出状态转移图，之后用Moore状态机来实现这个序列检测器：
（注：此处所画为无重叠检测，有重叠检测只需要改变最后一个状态即可，例如本例里，有重叠检测，如果S4状态下输入为1，则需要转向S2状态，其他不变。）
图1：Moore状态机状态转移图
先给出行为仿真示意图，示例代码后面贴出：
可见，每经历一个1101，输出就会是一个高脉冲，持续一个周期，也即输出是一个1.
该状态机的Verilog HDL描述为：
`timescale 
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