FIR调用DSP48E_05

作者：桂。

时间：2018-02-06  17:52:38

链接：http://www.cnblogs.com/xingshansi/p/8423457.html 

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前言

　　到目前为止，本文没有对滤波器实现进行梳理，FIR仿真验证的平台（基于FPGA实现）包括HLS、Systemgenerator，至于*.v 与*.sv可通过程序（如python实现）完成转化，FIR的零散记录到本篇告一段落，本文重点记录DSP48E的使用

一、DSP48E

　　A-基本结构

主要参考UG479.pdf，DSP48E1结构：

可以看出主要功能为：P = （A±D）×B±C。具体功能可参考IP核：

slice结构及位宽关系：

DSP48E在Xilinx内部的布局：

常用器件DSP48E资源：

　　B-原语调用

原语类似C语言的汇编，直接关联器件的底层结构，因此通常时序可以做的更好。

DSP48E支持原语调用，记录两个例子：

Ex1:

`timescale 1ns / 1ps

// m = b * (a + d)
// p = c+m or p+m
module dsp48_wrap_f
  (
   input 		  clock,
   input 		  ce1,
   input 		  ce2,
   input 		  cem,
   input 		  cep,
   input signed [24:0] 	  a,
   input signed [17:0] 	  b,
   input signed [47:0] 	  c,
   input signed [24:0] 	  d, // this has two fewer pipe stages
   // X+Y is usually the multiplier output (M)
   // Z is either P, PCIN or C
   // bit 1:0: 0: Z+X+Y 3:Z-(X+Y) 1: -Z + (X+Y) 2: -1*(Z+X+Y+1)
   // bits 3:2, 0: Z=0, 1: Z=PCIN, 2: Z=P, 3: Z = C
   // bit 4: sub in pre add
   input [4:0] 		  mode,
   input signed [47:0] 	  pcin,
   output signed [47:0]   pcout,
   output signed [47-S:0] p);

   parameter S = 0;

   parameter USE_DPORT = "FALSE"; // enabling adds 1 reg to A path
   parameter AREG = 1;
   parameter BREG = 1; // 0 - 2

   wire signed [47:0] 	   dsp_p;
   assign p = dsp_p[47:S];

   DSP48E1
     #(
       .A_INPUT("DIRECT"),   // "DIRECT" "CASCADE"
       .B_INPUT("DIRECT"),   // "DIRECT" "CASCADE"
       .USE_DPORT(USE_DPORT),
       .USE_MULT("MULTIPLY"),// "MULTIPLY" "DYNAMIC" "NONE"
       .USE_SIMD("