verilog组合逻辑和时序逻辑怎么用硬件描述语言描述
组合逻辑电路
1:与门
assign c=a&b;
always@(*)
c=a&b;
2:或门
assign c=a|b;
always@(*)
c=a|b;
3:非门
assign c=~a;
always@(*)
c=~a;
4.比较器
assign c=(a>=b)?1'b1:1'b0;
always@(*)
if(a>=b)
c=1'b1;
else
c=1'b0;
5.选择器
assign c=(a>=b)?d:e;
原创
2020-08-21 20:05:48 ·
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