计组
Gadus_
这个作者很懒,什么都没留下…
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计算机组成原理实验【不知道为什么一直在草稿箱里但懒得细看了就直接发了
延迟语句可仿真不可综合只能在仿真文件加延迟单指令ori赋值运算指令的运行方式:取指令、执行指令循环指令周期包含的阶段:取指令IF指令译码ID指令执行EXE存储器访问MEM【w/sw】结果写回WBIF取指令 PC+4ID←ROM[PC]PC←PC+4虽然不是所有指令PC+4拿出来【有一位空出来,默认为0assign pc4 = pc + 4ID固定的高六位always...原创 2020-10-21 21:55:38 · 264 阅读 · 0 评论 -
计算机组成原理实验——实现存储器模块Verilog
主存分类指令内存ROM:运行时指令不能改变 只有一个读接口,根据地址返回对应的指令 只读,一般用来存储指令数据内存RAM:ROM:raddr、rdata、CE数据初始化reg[31:0]inst_rom[0:1023];initial //法一:只能仿真,不能综合begin$readmemh(“ins.eme”,inst_rom); //读出放到inst_romend/IP核-ROM,IP核:知识产权核,只能用,不能知道怎么实现深度:多少条指令 宽度:每条指令几位分号结束,每个数据间原创 2020-10-21 21:53:15 · 3778 阅读 · 0 评论 -
计算机组成原理实验——单周期CPU的实现Verilog
小组组员共同完成://Verilog//cpu模块:module cpu( input clk, input oc, input rst, input [3:0] switch, //开关输入数据 output [31:0] displaydata //输出到led数据 ); //ID wire[5:0] opcode; //指令类型 wire[5:0] func; //指令功能码...原创 2020-07-28 15:08:02 · 3518 阅读 · 0 评论 -
计算机组成原理——存储系统思维导图
如有错漏之处,敬请指正原创 2020-07-25 17:18:11 · 1131 阅读 · 0 评论 -
计算机组成原理——运算器思维导图
如有错漏之处,敬请指正原创 2020-07-25 17:07:34 · 1682 阅读 · 0 评论 -
计算机组成原理实验——实现寄存器堆模块Verilog
寄存器寄存器是中央处理器内的组成部分寄存器是有限存贮容量的高速存贮部件用来暂存指令、数据和地址MIPS指令需要32个寄存器,采用寄存器-寄存器结构需要用数组表示寄存器堆寄存器堆需要有两个数据输出接口,同时输出;一个输入接口0号寄存器不能保存数据,固定为0读两个要求1raddr1读地址2raddr2写四个要求1waddr哪个寄存器2wdata数据3clk等脉冲上升沿4W...原创 2020-07-03 15:06:29 · 12934 阅读 · 1 评论 -
Verilog HDL程序基础——计算机组成原理实验
模块的一般语法结构设计块module 模块名(端口名1,端口名2,…); 端口类型说明(input,output,inout); 参数定义(可选); 数据类型定义(wire,reg等);……………………………说明部分………………………………… 实例引用低次层模块和基本门级元件;&原创 2020-05-09 16:46:37 · 1065 阅读 · 0 评论 -
计算机组成原理实验1#Verilog相关问题
Verilog问题标量表示:reg~~[0:0]~~ →reg数字规范问题:rst = 1 → rst = 1’b1, data=data+1’b1时序电路用非阻塞【<=】,组合电路用阻塞【=】①时序电路:有无边缘触发任意时刻的输出不仅取决于该时刻的输入,还与电路原来的状态有关。电路里面有存储元件(各类触发器,在FPGA 芯片结构中只有D 触发器)用于记忆信息,从电路行...原创 2020-04-21 08:56:27 · 617 阅读 · 0 评论